LezioniAA2324 < Architetture1/EO

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----++ <font color="#7F462C">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#7F462C">Argomenti delle lezioni svolte nell'anno accademico 2022-2023 </font> </b>

<b><font color="#7F462C">Lezione 1 - 25 settembre 2023</font> </b><br />
Presentazione del corso. Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica.
Definizione e proprietà dei sistemi di numerazione posizionali. Numero di valori rappresentabili e intervallo di rappresentazione con numero di cifre fissato. Numero di cifre necessarie per rappresentare k valori.  Sistemi binario, ottale ed esadecimale.<br />
*Riferimenti:* Capitolo 1 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 2 - 29 settembre 2023</font> </b><br /> 
Conversione da binario a ottale ed esadecimale e viceversa. Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale. <br />
Addizione e sottrazione in binario.  Riconoscimento dell'overflow. Moltiplicazione in binario. <br />
Rappresentazione degli interi: modulo e segno, complemento a 1, complemento a 2. Proprietà e caratteristiche della rappresentazione in complemento a due: intervallo di rappresentazione, procedura per trovare l'opposto di un numero, estensione della lunghezza della rappresentazione. Addizione e sottrazione nella rappresentazione in complemento a due, riconoscimento di overflow. <br />
*Riferimenti:* Capitolo 1, Paragrafo 3.10 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 3 - 2 ottobre 2023</font> </b><br /> 
Conversione di numeri con la virgola: procedura di conversione da decimale a base b e da base b a decimale.
Rappresentazione in virgola fissa. Rappresentazione in virgola mobile. Lo standard IEEE 754.
Conversione di numeri in base 10 nello standard IEEE 754 a 16 bit e viceversa. <br />
*Riferimenti:*  [[https://it.wikipedia.org/wiki/IEEE_754][Standard IEEE 754 - Wikipedia in italiano]] [[https://en.wikipedia.org/wiki/IEEE_754][Standard IEEE 754 - Wikipedia in inglese]]

<b><font color="#7F462C">Lezione 4 - 6 ottobre 2023</font> </b><br /> 
Le operazioni nella rappresentazione in virgola mobile: addizione e sottrazione, moltiplicazione e divisione. Overflow.<br />
Esercizio: conversione di A=26,42 e somma con B=-37,68 (convertire per esercizio) nello standard IEEE 754 a 16 bit. <br />
BCD (Binary coded decimal). Codice ASCIII. Bit di parità pari e dispari.

Operatori booleani NOT, AND e OR: definizione, tavola di verità e porte logiche corrispondenti. Diagramma temporale di un segnale e sua discretizzazione. Diagramma temporale per porte logiche e ritardo di propagazione. Definizione di algebra di commutazione o booleana (assiomi - associatività, commutatività, distributività, elemento neutro, complemento - e proprietà - involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). <br />
*Riferimenti:* Capitolo 1, Capitolo 2 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 5 - 9 ottobre 2023</font> </b><br />   
Variabili booleane ed espressioni booleane. Funzioni booleane e tavola di verità di una funzione ricavata  a partire da espressioni diverse. Dualità negli assiomi e proprietà nell'algebra di Boole. Espressione duale di una espressione data. Tavola di verità della duale di una funzione. Espressione complementare (con De Morgan e con il metodo della duale). Espressioni equivalenti, verifica di identità e metodo di induzione perfetta. Espressioni booleane in forma normale SOP (somma di prodotti) e in forma normale POS (prodotto di somme). Passaggio da espressione a circuito.  Semplificazione di espressioni e verifica di identità. Teorema del consenso e sua dimostrazione. <br />
*Riferimenti:* Capitolo 2 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 6 -  13 ottobre 2023</font> </b><br /> 
Procedura di trasformazione di espressioni in forma normale SOP e in forma normale POS. Reti AND-to-OR e OR-to-AND.
Mintermini e maxtermini. Forma canonica SOP e forma canonica POS. Trasformazione da forma normale a forma canonica SOP e POS.<br />
*Esercizio*: Data un'espressione booleana: 1) portarla in forma normale SOP/POS, 2) portarla in forma canonica SOP/POS, 3) stendere la tavola di verità usando la forma canonica SOP/POS, 4) ottenere la forma la forma canonica POS/SOP dalla tavola di verità. <br />
Obiettivi della minimizzazione di reti combinatorie e di espressioni booleane. Definizione di rete minimale e di espressione minimale. Definizione di mappa di Karnaugh. Rappresentazione di funzioni di 2, 3, 4 variabili tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. Procedura per ottenere espressioni minimali SOP e POS dalla mappa di Karnaugh. Esempi di espressione minimale SOP/POS dalla mappa di Karnaugh.<br />
*Riferimenti:* Capitolo 2 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 7 - 16 ottobre 2023</font> </b><br /> 
Stesura della tavola di verità a partire dalla specifica verbale. Tavole di verità per funzioni a più uscite: esempio del Full-Adder. <br />
L'operatore XOR. Il complemento XNOR. Associatività dello XOR. <br /> Funzioni non completamente specificate. <br />
*Riferimenti:* Capitolo 2 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 8 - 20 ottobre 2023</font> </b><br /> 
*Svolgimento esercizi per casa ed esercizi sugli argomenti passati.*  <br />
Uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh.  <br />
Descrizione del procedimento di analisi e sintesi di reti combinatorie. Ricavare espressioni sfruttando relazioni tra le variabili di ingresso. Esercizio: Es. 7 Esonero 10/11/2016.<br />
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e con soli NOR. Realizzazione di espressioni SOP (reti AND-to-OR) con sole porte NAND e di espressioni POS (reti OR-to-AND) con sole porte NOR. Realizzazione di porte NOR (e NAND) a più ingressi con porte a due ingressi.<br />
*Riferimenti:* Capitolo 2 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 9 - 23 ottobre 2023</font> </b><br />
Progettazione gerarchica tramite moduli. <br />
Half-Adder, Full-Adder e addizionatore a propagazione di riporto (Ripple-Carry Adder).
Full-Adder ottenuto da due Half-Adder. Addizionatore a propagazione di riporto per la sottrazione con valori in Ca2. <br />
Uso delle porte and per il controllo (gating).
Moduli combinatori notevoli. Decodificatore e codificatore: funzione e realizzazione con porte logiche. <br />
*Riferimenti:* Capitolo 3 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 10 - 27 ottobre 2023</font> </b><br /> 
Decodificatore e codificatore non standard. Schemi con matrice di AND  e di OR.
Multiplexer: definizione. Realizzazione di funzioni tramite multiplexer con diverso numero di segnali di controllo.
ROM: definizione e realizzazione di funzioni booleane. PLA: definizione e realizzazione di funzioni booleane. <br />
*Riferimenti:* Capitolo 3 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 11 - 30 ottobre 2023</font> </b><br />
VERILOG (Lezione con Diego Bellani) Introduzione e primi comandi per la realizzazione di circuiti combinatori. Testbench. [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Verilog-1-Combinational-AM-23-Bellani.pdf][Verilog: introduzione. Circuiti combinatori. Testbench.]]<br />
Esempi di moduli e dei relativi testbench. [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/lesson1-Verilog-esempiBellani.pdf][Verilog Esempi di moduli e testbench]]<br />
File .sv per moduli e testbench. [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/lesson1.sv][lesson1.sv]]

<b><font color="#7F462C">Lezione 12 - 3 novembre 2023</font> </b><br /> 
Realizzazione di funzioni booleane con insieme di mux a più livelli. Demultiplexer. <br />
Transcodificatore per display a sette segmenti da BCD (decimale codificato in binario): realizzazione con decodificatore standard e codificatore e con un insieme di 7 mux.<br />
Transcodificatore per display a sette segmenti da codice 2-su-5 con decodificatore ad hoc. <br />
Comparatore logico. Comparatore aritmetico con addizionatore. Realizzazione dei quattro bit del condition code: C, W, Z, N. <br />
Esempio di una semplice ALU con addizionatore e tre bit di controllo (c0 annullatore di A, c1 complemento di B, r incremento di 1).<br />
*Riferimenti:* Capitolo 3 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 13 - 6 novembre 2023</font> </b><br />
Introduzione alle reti sequenziali: memorizzazione e feedback. Cella elementare di memoria: latch SR.
Comportamento del latch SR in funzione dei valori degli ingressi s e r e tavola di verità. Latch D (delay): definizione e tavola di verità. Latch sincrono (gated latch). Segnale orologio. Flip-Flop: definizione tramite latch master-slave.
Definizione e tavola di verità dei Flip-Flop JK e T (toggle)<br />
*Riferimenti:* Capitolo 4 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 14 - 10 novembre 2023%ENDCOLOR%</font></b><br />
Definizione di rete sequenziale e sue componenti. Procedimento di analisi di reti sequenziali sincrone: 1) espressioni booleane delle funzioni di eccitazione e delle uscite 2) costruzione della tabella degli stati futuri 3) diagramma di stato (automa) di una rete sequenziale e diagramma con valori simbolici per stati, ingressi e uscite 4) descrizione verbale della funzione della rete sequenziale. <br />
*Esercizi di analisi* di una rete sequenziale: 1) rete con un input e due flip-flop  2)  rete con due input e un flip-flop SR<br />
Rappresentazione di automi tramite tabella.  <br />
Definizione di automa a stati finiti con output: modello di Mealy e modello di Moore. Disegno dell'automa secondo il modello di Mealy  e secondo il modello di Moore a partire dalla tabella tabella dell'automa. <br />
Tabelle inverse dei FF.  <br />
*Riferimenti:* Capitolo 4 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 15 -  13 novembre 2023%ENDCOLOR%</font></b><br />
Procedura di sintesi di reti sequenziali: 1) diagramma di stato della macchina sequenziale 2) codifica binaria di stati, ingressi e uscite 3) tabella degli stati futuri 4) espressioni booleane minime 5) schema circuitale della rete sequenziale. <br />
*Esempio*: sintesi del riconoscitore della sequenza 1101 con sovrapposizioni con FF JK e con FF D. <br />
*Esercizio per casa:* ripetere la procedura a partire da una codifica diversa degli stati dell'automa. <br />
*Riferimenti:* Capitolo 4 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 16 - 17 novembre 2023%ENDCOLOR%</font></b><br />
Esempio di progettazione di un automa a stati finiti: realizzazione della tabella dell'automa dalle specifiche verbali per una macchina distributrice di prodotti e relativo disegno secondo Mealy.<br />
Progettazione dell'automa che riceve in ingresso i simboli O, S e T e produce in uscita 1 se riconosce le sequenze STO e OTO con eventuali sovrapposizioni. Definizione di equivalenza tra stati di un automa. Minimizzazione dell'automa e progetto della rete sequenziale con un FF di tipo SR e uno di tipo JK.<br />
Diagramma temporale di un automa a fronte di una sequenza di ingresso data. Definizione ed esempio sull'automa precedente.
*Riferimenti:* Capitolo 4 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 17 - 20 novembre 2023%ENDCOLOR%</font></b><br />
VERILOG (Lezione con Diego Bellani): delay, moduli sequenziali (FF e latch) e altri moduli combinatori.  [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Verilog-2-DealyFF-AM-23-Bellani.pdf][Verilog: delay, moduli sequenziali e moduli combinatori.]]<br />
File .sv per moduli e testbench. [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/lesson2.sv][lesson2.sv]]

<b><font color="#7F462C">Lezione 18 - 24 novembre 2023%ENDCOLOR%</font></b><br />
Test di verifica. Correzione esercizi 1-3 del test.

<b><font color="#7F462C">Lezione 19 - 27 novembre 2023%ENDCOLOR%</font></b><br />
Correzione esercizi 4-5 del test del 24 novembre. <br />
Equivalenza tra automi.  Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) ed esempio.

<b><font color="#7F462C">Lezione 20 - 1 dicembre 2023%ENDCOLOR%</font></b><br />
VERILOG (Lezione con Diego Bellani bellani.1838645@studenti.uniroma1.it): Macchine a stati finiti e circuiti sequenziali. Esempi ed esercizi. Testbench.  
   * [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Verilog-3-FSM-testbench-AM-23-bellani.pdf][Verilog: FSM, testbench, esempi]]
   * [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/lesson3.sv][lesson3.sv]]
   * [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/real_life_power_manga.png][real life power manga]]

Minimizzazione di automi: tabella delle implicazioni, grafo delle equivalenze con esempio e disegno dell'automa secondo Mealy e secondo Moore.<br />
Realizzazione dell'automa e del circuito per un addizionatore sequenziale: tabella automa, tavola stati futuri, espressioni e disegno delcircuito con diversi tipi di FF.

<b><font color="#7F462C">Lezione 21 - 4 dicembre 2023%ENDCOLOR%</font></b><br />
Registri di memorizzazione. Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Registri a caricamento e scaricamento parallelo con FF di tipo D e di tipo SR. Registri a caricamento seriale con FF di tipo D e di tipo SR. <br />
*Riferimenti:* Capitolo 6 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 22 - 11 dicembre 2023%ENDCOLOR%</font></b><br />
Registri a scorrimento destra e sinistra, rotazione a destra e a sinistra. Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento, rotazione. <br />
Sintesi del contatore di impulsi di clock mod 8. Generalizzazione al contatore mod 2^n.   <br />
*Riferimenti:* Capitolo 6 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 23 - 18 dicembre 2023%ENDCOLOR%</font></b><br />
Contatore alla rovescia e contatore bidirezionale (mod 2^n).  <br />
Contatori mod m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili. Diagramma temporale del contatore mod 8.<br />
*Riferimenti:* Capitolo 6 - Morris Mano, Kime, Martin

<b><font color="#7F462C">Lezione 24 - 22 dicembre 2023%ENDCOLOR%</font></b><br />
Test di verifica. Svolgimento degli esercizi del test alla lavagna.  [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/2023-12-22-Test.pdf][Test 22 dicembre 2023]]

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