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----++ <font color="#008f00">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#008f00">Argomenti delle lezioni svolte nell'anno accademico 2019-2020 </font> </b>

<b>%GREEN%Lezione 23 settembre 2019%ENDCOLOR%</b><br />
Presentazione del corso. Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica.
Definizione e proprietà dei sistemi di numerazione posizionali. Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale.
Intervallo di rappresentazione in binario e in altre basi. Addizione e sottrazione in binario.  Riconoscimento dell'overflow. <br />

<b>%GREEN%Lezione 27 settembre 2019%ENDCOLOR%</b><br />
Moltiplicazione in binario. Numero di bit necessari per rappresentare k valori. <br />
Rappresentazione degli interi: modulo e segno, complemento a uno, complemento a due. Proprietà e caratteristiche della rappresentazione in complemento a due: intervallo di rappresentazione, procedura per trovare l'opposto di un numero, addizione e sottrazione nella rappresentazione in complemento a due, riconoscimento di overflow e underflow.  Estensione della lunghezza della rappresentazione.<br />
Conversione da binario a ottale e esadecimale e viceversa.<br /> 

<b>%GREEN%Lezione 30 settembre 2019%ENDCOLOR%</b><br />
Conversione di numeri con la virgola: procedura di conversione da decimale a base b e da base b a decimale. 
Rappresentazione in virgola fissa e rappresentazione in virgola mobile. <br />
Le operazioni nella rappresentazione in virgola mobile: addizione e sottrazione, moltiplicazione e divisione. <br />
<b>%GREEN%Esercitazione 30 settembre 2019%ENDCOLOR%</b> Conversione nella rappresentazione in virgola mobile con diverse basi. Operazioni in virgola mobile con diverse basi. 

<b>%GREEN%Lezione 3 ottobre 2019%ENDCOLOR%</b><br />
Decimali codificati in binario (BCD). Codice ASCII. Codici a controllo di parità: bit di parità singolo, parità longitudinale e trasversale. <br />
Codici di Hamming: definizione. <br />

<b>%GREEN%Esercitazione 7 ottobre 2019%ENDCOLOR%</b><br />
Esercizi dall'esonero del 9/11/2019: Compito D - Eser. 1, Eser. 2, Eser. 4.<br />
<b>%GREEN%Lezione 7 ottobre 2019%ENDCOLOR%</b><br />
Codici di Hamming: costruzione della parola di Hamming; rilevazione e correzione dell'errore. <br />
Definizione di algebra di commutazione o booleana. Assiomi (associatività, commutatività, distributività, elemento neutro, complemento). Proprietà dell'algebra di commutazione (involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). Variabili booleane ed espressioni booleane. Espressione duale. 

<b>%GREEN%Lezione 10 ottobre 2019%ENDCOLOR%</b><br />
Espressioni equivalenti: induzione perfetta. Espressione duale ed espressione complementare. Trasformazione di espressioni con assiomi e proprietà. Verifica di identità. <br />
Funzioni Booleane e tavola di verità di una funzione booleana. Costruzione della tavola di verità da un'espressione booleana. <br />
Definizione di porte logiche. Esempi di reti combinatorie. <br />
<b>%GREEN%Esercizi 10 ottobre 2019%ENDCOLOR%</b><br />
Dimostrazione del secondo teorema di assorbimento e della regola del consenso.
Verifica di identità anche tramite passaggio all'espressione duale e all'espressione complementare.<br />

<b>%GREEN%Lezione 14 ottobre 2019%ENDCOLOR%</b><br />
Definizione di rete combinatoria. <br />
Espressioni booleane in forma normale disgiuntiva o SOP (somma di prodotti). Trasformazione di espressioni in forma normale SOP. <br />
Mintermini. Forma canonica SOP.  Trasformazione da forma normale a forma canonica SOP. Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica  e viceversa. <br />
Realizzazione di espressioni in forma SOP (normale o canonica) come circuiti AND-to-OR. <br />
Espressioni booleane in forma normale congiuntiva o POS (prodotto di somme). Trasformazione di espressioni in forma normale POS. 
Maxtermini. Forma canonica POS. Procedura di trasformazione da forma normale a forma canonica POS. Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica POS.<br />
<b>%GREEN%Esercizi 14 ottobre 2019%ENDCOLOR%</b>
Semplificazioni di espressioni con le regole dell'algebra booleana e disegno dei corrispondenti circuiti. 
Trasformazione di un'espressione in forma normale e canonica SOP. Passaggio da espressione in forma SOP a tavola di verità. Passaggio da tavola di verità all'espressione in forma canonica SOP. 
Trasformazione di un'espressione in forma normale e canonica SOP. 


<b>%GREEN%Esercizi 17 ottobre 2019%ENDCOLOR%</b><br />
Data un'espressione booleana: 1) portarla in forma normale POS, 2) portarla in forma canonica POS, 3) stendere la tavola di verità usando la forma canonica POS, 4) scrivere la duale e portarla in forma normale POS e in forma canonica POS, 5) aggiungere alla tavola di verità la duale usando la forma canonica POS, 6) scrivere la complementare con i due metodi, cioè usando solo De Morgan e usando il metodo della duale, 7) ricavare dalla tavola di verità la canonica POS e la canonica SOP della f complementata e confrontarla con quella ottenuta al punto 6).<br />
<b>%GREEN%Lezione 17 ottobre 2019%ENDCOLOR%</b><br />
L'operatore XOR. Complementare dello XOR. Associatività dello XOR. <br />
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND. Realizzazione di reti AND-to-OR con sole porte NAND  <br />
<b>%GREEN%Esercizi per casa%ENDCOLOR%</b><br />
Ripetere l'esercizio svolto in classe (vedi sopra) per la forma SOP. <br />
Realizzazione degli operatori AND, OR e NOT con soli NOR.  Realizzazione di reti OR-to-AND con sole porte NOR.<br />

<b>%GREEN%Lezione 21 ottobre 2019%ENDCOLOR%</b><br />
Realizzazione di espressioni in forma POS come circuiti OR-to-AND. Porte NOR (e NAND) a più ingressi.<br />
Stesura della tavola di verità a partire dalla specifica verbale. Funzioni non completamente specificate.  <br />
Obiettivi della minimizzazione di reti combinatorie e di espressioni booleane. Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. Procedura per ottenere un'espressione minimale SOP dalla mappa di Karnaugh. <br />

<b>%GREEN%Lezione 24 ottobre 2019%ENDCOLOR%</b><br />
Maxtermini e termini somma su mappe di Karnaugh. Procedura per ottenere un'espressione minimale POS. <br />
Uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh. 
Esempi di espressione minimale SOP ed espressione minimale POS dalla mappa di Karnaugh. <br />
Descrizione del procedimento di analisi e sintesi di reti combinatorie. Esercizio sul procedimento di analisi.<br />

<b>%GREEN%Lezione 28 ottobre 2019%ENDCOLOR%</b><br />
Moduli combinatori MSI rilevanti. Codificatore e decodificatore: funzione e realizzazione con porte logiche. Schemi con matrice di OR e di AND.
ROM: definizione. Uso della ROM per la realizzazione di funzioni di commutazione.
PLA: definizione. Realizzazione di funzioni booleane tramite PLA.
Multiplexer e demultiplexer: definizione. Realizzazione di funzioni tramite multiplexer. <br />
Esercizio sulla realizzazione di funzioni booleane con ROM, PLA, porte logiche, multiplexer. 

<b>%GREEN%Esercitazione 31 ottobre 2019%ENDCOLOR%</b><br />
Preparazione all'esonero. Eser.1 Esame 15/6/2015,  con varianti 1)  diversi tipi MUX (scelte diverse per i segnali di controllo e diverso numero dei segnali di controllo); 2) realizzazione dell'espressione POS minimale con soli NOR e disegno del circuito; 3) realizzazione di un insieme di funzioni con PLA.<br />


<b>%GREEN%8 novembre 2019 - Primo esonero %ENDCOLOR%</b><br />

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<b>%GREEN%Lezione 11 novembre 2019%ENDCOLOR%</b><br />
Addizionatore a propagazione di riporto e cella addizionatrice (Full-Adder). Sintesi della cella addizionatrice.<br />
Uso dell'addizionatore per l'esecuzione di  sottrazioni tra valori nella rappresentazione in Ca2.<br />
I quattro bit del codice di condizione dell'ALU.<br />
Comparatore logico.Comparatore aritmetico. Tabella di verità della cella comparatrice. Per casa: Sintesi della cella comparatrice. <br />

<b>%GREEN%Lezione 14 novembre 2019%ENDCOLOR%</b><br />
Introduzione alle reti sequenziali: memorizzazione e feedback. Segnale orologio. Diagramma temporale. Diagrammi temporali per variabili ed elementi circuitali. Modulo di memoria elementari: latch SR. 
Comportamento del latch SR in funzione dei valori degli ingressi s e r e tabella. Latch sincrono (gated latch) o Flip Flop: definizione e schema circuitale. <br />

<b>%GREEN%Lezione 18 novembre 2019%ENDCOLOR%</b><br />
Flip-Flop D (delay), Flip-Flop JK, Flip-Flop T (toggle): definizione e tavola di verità. <br />
Definizione di rete sequenziale e sue componenti. Procedimento di analisi di reti sequenziali sincrone: 1) espressioni booleane delle funzioni di eccitazioni e delle uscite, 2) costruzione della tabella degli stati futuri; 3) diagramma di stato (automa - definizione informale) di una rete sequenziale e di una macchina sequenziale, 4) descrizione verbale della funzione della rete sequenziale. Rappresentazione di automi tramite tabella. <br />
<b>%GREEN%Esercitazione 18 novembre 2019%ENDCOLOR%</b><br />
Esercizi di analisi di una rete sequenziale: 1) rete con due input e un flip-flop SR; 2) rete con un input e due flip-flop con funzione di contatore modulo 4.<br />

<b>%GREEN%Esercitazione 21 novembre 2019%ENDCOLOR%</b><br />
Esercizio di analisi di una rete sequenziale con due flip-flop JK.<br />

<b>%GREEN%Lezione 21 novembre 2019%ENDCOLOR%</b><br />
Il diagramma temporale di un automa a fronte di una sequenza di ingresso data.  <br />
Automi a stati finiti con output: modello di Mealy e modello di Moore.
Equivalenza tra stati di un automa. Equivalenza tra automi. Trasformazione da automa di Mealy ad automa di Moore e viceversa. <br />

 
<b>%GREEN%Lezione 25 novembre 2019%ENDCOLOR%</b><br />
Realizzazione di un automa dalle specifiche verbali tramite stesura della tabella e disegno del diagramma relativo secondo il modello di Moore e secondo il modello di Mealy. Esercizi: Realizzazione automa del Latch SR. Automa di una macchina distributrice di prodotti.<br />
Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) e grafo delle equivalenze. Esempi.<br />
Procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale, tabella degli stati futuri, schema circuitale della rete sequenziale. <br />
Tabelle inverse dei FF. <br />

<b>%GREEN%Esercitazione  25 novembre 2019%ENDCOLOR%</b><br />
Esercizi di minimizzazione di automi.

<b>%GREEN%Lezione 28 novembre 2019%ENDCOLOR%</b><br />
Sintesi di un riconoscitore di sequenze con sovrapposizioni con diversi tipi di FF (automa, tabella degli stati futuri, schema circuitale della rete sequenziale): riconoscitore delle sequenze 110 e 101 con  diversi flip flop e confronto tra i circuiti ottenuti. Commenti sul metodo di progettazione di un riconoscitore con il metodo della finestra sulla sequenza di ingresso. <br />

<b>%GREEN%Lezione 2 dicembre 2019%ENDCOLOR%</b><br />
Registri a caricamento e scaricamento seriale e parallelo. <br /> Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento a sinistra, rotazione a destra e a sinistra. <br /> 
Sintesi del contatore di impulsi di clock mod 8. Generalizzazione al contatore mod 2^n.  <br />

<b>%GREEN%Lezione 5 dicembre 2019%ENDCOLOR%</b><br />
Contatore di impulsi provenienti da una linea x. Contatore alla rovescia e contatore bidirezionale (mod 2^n). Diagramma temporale del contatore mod 8 bidirezionale.  <br />
Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Contatori mod m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili (o prefissabili). <br />

<b>%GREEN%Esercitazione 9 dicembre 2019%ENDCOLOR%</b><br />
Esercizi:
   * analisi di circuiti sequenziali: Esercizio 3 compito B - Esame dell'1 febbraio 2018
   * cintesi di circuiti sequenziali: Esercizio 4 - Esame del 3 luglio 2019<br />
<b>%GREEN%Lezione 9 dicembre 2019%ENDCOLOR%</b>
Registri di memorizzazione con FF SR. Trasferimento da un registro sorgente a un registro destinazione. <br />
Le quattro modalità di connessione. Sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate). Sorgente prefissata - destinazione variabile (decodificatore). Sorgente variabile - destinazione prefissata (Multiplexer).

<b>%GREEN%Lezione 12 dicembre 2019%ENDCOLOR%</b><br />
Modalità di connessione: sorgente variabile - destinazione variabile  mesh (caso di registri sorgente e destinazione distinti e caso registri sorgente e destinazione coincidenti); bus.<br />

<b>%GREEN%Esercitazione 12 dicembre 2019%ENDCOLOR%</b><br />
Esercizi su interconnessione tra registri:
   * interconnessione uno-a-molti: Esercizio 1 compito A - Esame 23 febbraio 2012
   * interconnessione molti-a-uno: Esercizio 1 compito B - Esame 23 febbraio 2012

<b>%GREEN%Esercitazione 16 dicembre 2019%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero e all'esame:
   * interconnessione molti-a-molti con bus: Esercizio 5 compito B - Esame 18 gennaio 2019
   * analisi di circuiti sequenziali e diagramma temporale: Esercizio 4 - Esame 13 settembre 2019
   * sintesi di circuiti sequenziali: Esercizio 3 - Esonero 21 dicembre 2018
   * interconnessione molti-a-molti: Esercizio 6 - Esame 3 luglio 2019

<b>%GREEN%Esercitazione 19 dicembre 2019%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero e all'esame.

<b>%GREEN%19 dicembre 2019 - Secondo esonero %ENDCOLOR%</b><br />



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<b>%GREEN%19 dicembre 2019 - Secondo esonero - Aula T2 pratone - orario 14:00-16:00%ENDCOLOR%</b><br />

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-- %USERSIG{AnnalisaMassini - 2020-09-15}%