Argomenti delle lezioni svolte nell'anno accademico 2021-2022

Lezione 1 - 28 settembre 2021
Presentazione del corso. Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica. Definizione e proprietà dei sistemi di numerazione posizionali.

Lezione 2 - 1 ottobre 2021
Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale. Conversione da binario a ottale e esadecimale e viceversa.
Numero di valori rappresentabili e intervallo di rappresentazione con numero di cifre fissato. Numero di cifre necessarie per rappresentare k valori.
Addizione e sottrazione in binario. Riconoscimento dell'overflow. Moltiplicazione in binario.
Rappresentazione degli interi: modulo e segno, complemento a uno, complemento a due. Proprietà e caratteristiche della rappresentazione in complemento a due: intervallo di rappresentazione, procedura per trovare l'opposto di un numero. Addizione e sottrazione nella rappresentazione in complemento a due, riconoscimento di overflow e underflow. Estensione della lunghezza della rappresentazione.

Lezione 3 - 5 ottobre 2021
Esercizi assegnati per casa su Ca2 (conversione, calcolo del numero di bit necessaria rappresentare un valore, estensione del numero di bit, somma e sottrazione).
Conversione di numeri con la virgola: procedura di conversione da decimale a base b e da base b a decimale.
Rappresentazione in virgola fissa e rappresentazione in virgola mobile.

Lezione 4 - 8 ottobre 2021
Le operazioni nella rappresentazione in virgola mobile: addizione e sottrazione, moltiplicazione e divisione.
Lo standard IEEE 754. Esercizio svolto: conversione di A=26,42 e somma con B=-37,68 (convertire per esercizio) nello standard IEEE 754 a 16 bit.
Esercizi per casa: Eser. 5 da Esame 13 settembre 2021, Eser. 4 da Esame 21 giugno 2021, Eser. 2 da Esame 16 febbraio 2021, Eser. 6 da Esame 26 gennaio 2021

Lezione 5 - 12 ottobre 2021
Lezione Il codice ASCII. Bit di parità. Definizione di algebra di commutazione o booleana. Assiomi (associatività, commutatività, distributività, elemento neutro, complemento). Proprietà dell'algebra di commutazione (involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). Variabili booleane ed espressioni booleane. Espressione duale. Espressioni equivalenti: induzione perfetta.
Definizione di porte logiche. Definizione di rete combinatoria. Esempi di reti combinatorie. Esempi di su passaggio da espressione a circuito.

Lezione 6 - 15 ottobre 2021
Esercizi assegnati per casa su Standard IEEE 754.
Lezione Espressione complementare. Verifica di identità, anche passando alla duale e alla complementare. Espressioni booleane in forma normale SOP (somma di prodotti) o normale disgiuntiva. Espressioni booleane in forma normale POS (prodotto di somme) o normale congiuntiva. Funzioni Booleane e tavola di verità di una funzione ricavata da una forma normale. Trasformazione di espressioni in forma normale SOP e in forma normale POS. Mintermini e maxtermini. Forma canonica SOP e forma canonica POS. Trasformazione da forma normale a forma canonica SOP e POS.
Esercizi per casa: Eser. 2 da Esame 13 settembre 2021, svolgere il punto 1 anche con la forma normale e la forma canonica POS degli esercizi 1 fila A e 4 fila B da Esame 14 gennaio 2020

Lezione 7 - 19 ottobre 2021
Esercizio: Data un'espressione booleana: 1) portarla in forma normale POS, 2) portarla in forma canonica POS, 3) stendere la tavola di verità usando la forma canonica POS, 4) ottenere la forma normale e la forma canonica SOP e relazione con la tavola di verità.
L'operatore XOR. Complementare dello XOR. Associatività dello XOR.
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e con soli NOR. Realizzazione di espressioni SOP (reti AND-to-OR) con sole porte NAND.
Per casa: realizzazione degli operatori AND, OR e NOT con soli NOR e realizzazione di espressioni POS (reti OR-to-AND) con sole porte NOR.

Lezione 8 - 22 ottobre 2021
Realizzazione degli operatori AND, OR e NOT con soli NOR e realizzazione di espressioni POS (reti OR-to-AND) con sole porte NOR. Realizzazione di porte NOR (e NAND) a più ingressi con porte a due ingressi.
Stesura della tavola di verità a partire dalla specifica verbale. Funzioni non completamente specificate. Come ricavare espressioni sfruttando alcune relazioni con le variabili di ingresso.

Obiettivi della minimizzazione di reti combinatorie e di espressioni booleane. Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. Procedura per ottenere un'espressione minimale SOP dalla mappa di Karnaugh. Esempi di espressione minimale SOP dalla mappa di Karnaugh.
Esercizi per casa: Eser. 6 fila A (esclusa realizzazione ROM non ancora spiegata) ed Eser. 4 fila B svolgere punto 1 e punto 5 (senza la minimale POS) dal primo esonero dell'8 novembre 2019

Lezione 9 - 26 ottobre 2021
Svolgimento esercizi per casa.
Maxtermini e termini somma su mappe di Karnaugh. Uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh. Procedura per ottenere un'espressione minimale POS.
Esempi di espressione minimale SOP ed espressione minimale POS dalla mappa di Karnaugh.

Lezione 10 - 29 ottobre 2021
Descrizione del procedimento di analisi e sintesi di reti combinatorie. Esercizio sul procedimento di analisi: full-adder (realizzato modularmente con due half-adder). Esercizio sul procedimento di sintesi: Es. 7 Esonero 10/11/2016.
Moduli combinatori MSI rilevanti. Codificatore e decodificatore: funzione e realizzazione con porte logiche. Schemi con matrice di OR e di AND. ROM: definizione. Uso della ROM per la realizzazione di funzioni di commutazione. PLA: definizione. Realizzazione di funzioni booleane tramite PLA. Multiplexer e demultiplexer: definizione.

Lezione 11 - 2 novembre 2021
Realizzazione di funzioni tramite multiplexer. Esercizi sulla realizzazione di funzioni booleane con ROM, PLA, porte logiche, multiplexer. (Eser. 6 Fila E Compito di esonero del 10/11/2016)

Lezione 12 - 5 novembre 2021
Esercizi: Analisi di un circuito con multiplexer e realizzazione con NAND e PLA delle funzioni di uscita (Eser. 5 Fila A Compito di esonero dell'8/11/2019).
Addizionatore a propagazione di riporto. Uso dell'addizionatore per l'esecuzione di sottrazioni tra valori nella rappresentazione in Ca2.
System-Verilog: introduzione e primi comandi per la realizzazione di circuiti combinatori. Slide su SystemVerilog: Introduzione e parte combinatoria

Lezione 13 - 9 novembre 2021
Comparatore logico. Comparatore aritmetico realizzato con un addizionatore.
Introduzione alle reti sequenziali: memorizzazione e feedback. Cella elementare di memoria: latch SR. Comportamento del latch SR in funzione dei valori degli ingressi s e r e tabella. Segnale orologio. Diagramma temporale. Latch sincrono (gated latch) o Flip Flop: definizione e schema circuitale.
Flip-Flop D (delay): definizione e tavola di verità.

Lezione 14 - 12 novembre 2021
Flip-Flop JK, Flip-Flop T (toggle): definizione e tavola di verità. Definizione di rete sequenziale e sue componenti. Procedimento di analisi di reti sequenziali sincrone: 1) espressioni booleane delle funzioni di eccitazioni e delle uscite, 2) costruzione della tabella degli stati futuri; 3) diagramma di stato (automa - definizione informale) di una rete sequenziale e di una macchina sequenziale, 4) descrizione verbale della funzione della rete sequenziale.
Esercizi di analisi di una rete sequenziale: 1) rete con due input e un flip-flop SR; 2) rete con un input e due flip-flop (con funzione di contatore modulo 4).
Rappresentazione di automi tramite tabella. Diagramma temporale di un automa a fronte di una sequenza di ingresso data.

Lezione 15 - 16 novembre 2021
Esercizio assegnato per casa: Eser. 7 dell'esame del 27 giugno 2018.
Realizzazione dell'automa del Flip-Flop JK. Definizione di automa a stati finiti con output: modello di Mealy e modello di Moore. Trasformazione da automa di Mealy ad automa di Moore e viceversa.

Lezione 16 - 19 novembre 2021
Esempio di progettazione di un automa a stati finiti: Automa di una macchina distributrice di prodotti.
Realizzazione dell'automa dalle specifiche verbali tramite stesura della tabella e disegno del diagramma relativo secondo il modello di Moore e secondo il modello di Mealy.
Equivalenza tra stati di un automa. Equivalenza tra automi. Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) e grafo delle equivalenze. Esempi.
Procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale, tabella degli stati futuri, schema circuitale della rete sequenziale. Tabelle inverse dei FF.
Sintesi di un riconoscitore di sequenze con sovrapposizioni con diversi tipi di FF (automa, tabella degli stati futuri, schema circuitale della rete sequenziale): riconoscitore delle sequenze 110 e 101 con flip-flop JK e considerazioni su filp-flop delay.

Lezione 17 - 23 novembre 2021 Esercizio su automi: Eser. 2 Esame 18/12/2014.
Realizzazione dell'automa per l'addizionatore sequenziale: tabella e diagramma sia secondo Mealy che secondo Moore. Confronto tra i circuiti ottenuti con ff diversi.

Lezione 18 - 26 novembre 2021
Esercizio di sintesi Eser. 4 Esame 3/7/2019.
Sintesi del contatore di impulsi di clock mod 8. Generalizzazione al contatore mod 2^n.
Contatore di impulsi provenienti da una linea x. Diagramma temporale del contatore mod 8.
Ingressi asincroni (PRE)SET e CLEAR per FF con clock. Contatori mod m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili (o prefissabili).

Lezione 19 - 30 novembre 2021
Contatore alla rovescia e contatore bidirezionale (mod 2^n). Registri a caricamento e scaricamento seriale e parallelo.
Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento a sinistra, rotazione a destra e a sinistra.

Lezione 20 - 3 dicembre 2020
Registri di memorizzazione con FF SR. Trasferimento da un registro sorgente a un registro destinazione.
Le quattro modalità di connessione. Sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate). Sorgente prefissata - destinazione variabile (decodificatore). Sorgente variabile - destinazione prefissata (Multiplexer). Modalità di connessione: sorgente variabile - destinazione variabile: mesh caso generale (da finire).
Modalità di connessione: sorgente variabile - destinazione variabile: mesh caso generale, mesh senza distinzione tra registri sorgente e registri destinazione, mesh con un solo multiplexer. Connessione molti-a-molti con BUS.
Esercizio di esempio: Es. 3. esame del 14/1/2020
L'argomento della lezione è descritto nella dispensa: Appunti sull'interconnessione tra registri.

Lezione 21 - 7 dicembre 2021
Esercizi dai compiti d'esame: Eser. 5 Fila A Esame 26/1/2021, Eser. 6 Fila A Esame 16/2/2021, Eser. 3 Esame 1/2/2018

Lezione 22 - 10 dicembre 2021
System-Verilog: delay e moduli sequenziali (FF e latch). Slide su SystemVerilog: Dealy e FF
Eser. 5 Fila A Esame 26/1/2021, Eser. 1 Esame 13/9/2021

Lezione 23 - 14 dicembre 2021
System-Verilog: Macchine a stati finiti. Testbench. FSM e testbench
Eser. 3 fila B Esame 16/2//2021

Lezione 24 - 17 dicembre 2021
System-Verilog: strumenti per provare ed esempi. tutorial_new.pdf
Eser. 2, eser. 4 ed eser.7 Esame del 12/7/2021

-- Annalisa Massini - 2022-09-26

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