LezioniAA2223 < Architetture1/EO

----++ <font color="#7F462C">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#7F462C">Argomenti delle lezioni svolte nell'anno accademico 2022-2023 </font> </b>


<b><font color="#7F462C">Lezione 1 - 27 settembre 2022</font> </b><br />
Presentazione del corso. Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica.
Definizione e proprietà dei sistemi di numerazione posizionali. Numero di valori rappresentabili e intervallo di rappresentazione con numero di cifre fissato. <br />
Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale. Conversione da binario a ottale ed esadecimale e viceversa.<br />

<b><font color="#7F462C">Lezione 2 - 30 settembre 2022</font> </b><br />
Numero di cifre necessarie per rappresentare k valori. <br />
Addizione e sottrazione in binario.  Riconoscimento dell'overflow. Moltiplicazione in binario. <br />
Rappresentazione degli interi: modulo e segno, complemento a due. Proprietà e caratteristiche della rappresentazione in complemento a due: intervallo di rappresentazione, procedura per trovare l'opposto di un numero, estensione della lunghezza della rappresentazione. Addizione e sottrazione nella rappresentazione in complemento a due, riconoscimento di overflow. <br />
Conversione di numeri con la virgola: procedura di conversione da decimale a base b e da base b a decimale. 
Rappresentazione in virgola fissa.<br />

<b><font color="#7F462C">Lezione 3 - 4 ottobre 2022</font> </b><br />
Rappresentazione in virgola mobile. <br />Le operazioni nella rappresentazione in virgola mobile: addizione e sottrazione, moltiplicazione e divisione. <br />
Lo standard IEEE 754. Esercizio svolto: conversione di A=26,42 e somma con B=-37,68 (convertire per esercizio) nello standard IEEE 754 a 16 bit. <br />
[Harris Harris - paragrafo 5.3]

<b><font color="#7F462C">Lezione 4 - 7 ottobre 2022</font> </b><br />
Definizione di algebra di commutazione o booleana (assiomi - associatività, commutatività, distributività, elemento neutro, complemento - e proprietà - involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). Variabili booleane ed espressioni booleane. Espressione duale. Semplificazione di iespressioni e verifica di identità.  Espressione complementare. Espressioni booleane in forma normale SOP (somma di prodotti) e in forma normale POS (prodotto di somme). Funzioni Booleane e tavola di verità di una funzione ricavata  a partire da una sua espressione in forma normale. Espressioni equivalenti e metodo di induzione perfetta. <br />
Definizione di porte logiche. Definizione di rete combinatoria. Esempi di reti combinatorie. Esempi di passaggio da espressione a circuito e da circuito a espressione. <br />

<b><font color="#7F462C">Lezione 5 - 11 ottobre 2022</font> </b><br />
*Esercizi* - operazioni tra valori nella rappresentazione IEEE 754: moltiplicazione e addizione  anche con overflow; addizione tra valori molti distanti; sottrazione. Conversione da IEEE 754 a decimale.  <br />
Procedura di trasformazione di espressioni in forma normale SOP e in forma normale POS. 
Mintermini e maxtermini. Forma canonica SOP e forma canonica POS.  <br />

<b><font color="#7F462C">Lezione 6 -  14 ottobre 2022</font> </b><br />
Mintermini e maxtermini. Forma canonica SOP e forma canonica POS. Trasformazione da forma normale a forma canonica SOP e POS.<br />
*Esercizio*: Data un'espressione booleana: 1) portarla in forma normale SOP/POS, 2) portarla in forma canonica SOP/POS, 3) stendere la tavola di verità usando la forma canonica SOP/POS, 4) ottenere la forma la forma canonica POS/SOP dalla tavola di verità. <br />
L'operatore XOR. Il complemento XNOR. Associatività dello XOR. <br />
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e con soli NOR. Realizzazione di espressioni SOP (reti AND-to-OR) con sole porte NAND e di espressioni POS (reti OR-to-AND) con sole porte NOR. Realizzazione di porte NOR (e NAND) a più ingressi con porte a due ingressi.<br />
Stesura della tavola di verità a partire dalla specifica verbale.<br />

<b><font color="#7F462C">Lezione 7 - 18 ottobre 2022</font> </b><br />
Obiettivi della minimizzazione di reti combinatorie e di espressioni booleane. Definizione di rete minimale e di espressione minimale. Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. Procedura per ottenere un'espressione minimale SOP/POS dalla mappa di Karnaugh. Esempi di espressione minimale SOP/POS dalla mappa di Karnaugh.<br />

<b><font color="#7F462C">Lezione 8 - 21 ottobre 2022</font> </b><br />
*Svolgimento esercizi per casa.*  <br />
Tavole di verità per funzioni a più uscite. Funzioni non completamente specificate. Uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh.  <br />
Descrizione del procedimento di analisi e sintesi di reti combinatorie. Ricavare espressioni sfruttando relazioni tra le variabili di ingresso. Esercizio: Es. 7 Esonero 10/11/2016.<br />
Half-Adder, Full-Adder e addizionatore a propagazione di riporto (Ripple-Carry Adder). <br />

<b><font color="#7F462C">Lezione 9 - 25 ottobre 2022</font> </b><br />
Full-Adder ottenuto da due Half-Adder. Addizionatore a propagazione di riporto per la sottrazione con valori in Ca2. Comparatore logico con addizionatore a propagazione di riporto. Comparatore logico. Realizzazione dei quattro bit del condition code: C, W, Z, N. Buffer tristate.<br />

<b><font color="#7F462C">Lezione 10 - 28 ottobre 2022</font> </b><br />
Moduli combinatori notevoli. Decodificatore e codificatore: funzione e realizzazione con porte logiche. Schemi con matrice di AND  e di OR.
Multiplexer e demultiplexer: definizione. Realizzazione di funzioni tramite multiplexer con diverso numero di segnali di controllo. 
Esempio del Transcodificatore per display a sette segmenti da decimale codificato in binario realizzato con decodificatore standard e codificatore.<br /> 

<b><font color="#7F462C">Lezione 11 - 3 novembre 2022</font> </b><br />
Transcodificatore per display a sette segmenti da codice 2-su-5 con decodificatore d hoc. <br />
ROM: definizione e realizzazione di funzioni booleane. PLA: definizione e realizzazione di funzioni booleane. <br />
*Esercizio* sulla realizzazione di funzioni booleane con ROM, PLA, multiplexer dal circuito di Eser. 5 Fila A Compito di esonero dell'8/11/2019<br />

<b><font color="#7F462C">Lezione 12 - 8 novembre 2022</font> </b><br />
Introduzione alle reti sequenziali: memorizzazione e feedback. Cella elementare di memoria: latch SR. 
Comportamento del latch SR in funzione dei valori degli ingressi s e r e tabella. Segnale orologio. Diagramma temporale. Latch sincrono (gated latch) o Flip Flop: definizione e schema circuitale. 
Flip-Flop D (delay). Flip-Flop JK, Flip-Flop T (toggle): definizione e tavola di verità. <br />

<b><font color="#7F462C">Lezione 13 - 11 novembre 2022</font> </b><br />
Definizione di rete sequenziale e sue componenti. Procedimento di analisi di reti sequenziali sincrone: 1) espressioni booleane delle funzioni di eccitazioni e delle uscite, 2) costruzione della tabella degli stati futuri; 3) diagramma di stato (automa - definizione informale) di una rete sequenziale e di una macchina sequenziale, 4) descrizione verbale della funzione della rete sequenziale. <br />
*Esercizi di analisi* di una rete sequenziale: 1) rete con due input e un flip-flop SR; 2) rete con un input e due flip-flop (con funzione di contatore modulo 4).<br />
Rappresentazione di automi tramite tabella. Diagramma temporale di un automa a fronte di una sequenza di ingresso data.  <br />

<b><font color="#7F462C">Lezione 14 - 15 novembre 2022%ENDCOLOR%</b><br />
Svolgimento di un esercizio di analisi di un vcircuito sequenziale   <br />
Definizione di automa a stati finiti con output: modello di Mealy e modello di Moore. Disegno dell'automa secondo il modello di Mealy  e secondo il modello di Moore a partire dalla tabella tabella dell'automa. <br /> 
Esempio di progettazione di un automa a stati finiti: realizzazione della tabella dell'automa dalle specifiche verbali per una macchina distributrice di prodotti e relativo disegno secondo Mealy.<br />

<b><font color="#7F462C">Lezione 15 -  18 novembre 2022%ENDCOLOR%</b><br />
Procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale, tabella degli stati futuri, schema circuitale della rete sequenziale. Tabelle inverse dei FF.  <br />
Esempio: sintesi di un riconoscitore delle sequenze 110 e 101 con sovrapposizioni con diversi tipi di FF (filp-flop delay e flip-flop  JK e SR). <br />
Esempio: realizzazione dell'automa per l'addizionatore sequenziale: tabella, diagramma di Mealy, circuito con ff diversi. <br />

<b><font color="#7F462C">Lezione 16 - 22 novembre 2022%ENDCOLOR%</b><br />
Equivalenza tra stati di un automa. Equivalenza tra automi.  
Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) e grafo delle equivalenze. Esempi.<br />
Esercizio: progettare e minimizzare l'automa che riceve in ingresso i simbolo O, S e T e produce in uscita 1 se riconosce le sequenze STO e OTO con eventuali sovrapposizioni.<br />

<b><font color="#7F462C">Lezione -- - 25 novembre 2022%ENDCOLOR%</b><br /> *Lezione cancellata*

<b><font color="#7F462C">Lezione 17 - 29 novembre 2022%ENDCOLOR%</b><br />
Sintesi del contatore di impulsi di clock mod 8. Generalizzazione al contatore mod 2^n.   Diagramma temporale del contatore mod 8.
Contatore alla rovescia e contatore bidirezionale (mod 2^n). Contatore di impulsi provenienti da una linea x. <br />
Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Contatori mod m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili. <br />

<b><font color="#7F462C">Lezione 18 - 2 dicembre 2022%ENDCOLOR%</b><br />
*Esercizi dai compiti d'esame:* Eser. 2 Esame del 5/2/2019, Eser. 4 Esame del 9/7/2015, Eser. 2 Secondo esonero 10/1/2017

<b><font color="#7F462C">Lezione 19 - 6 dicembre 2022%ENDCOLOR%</b><br /> 
Registri a caricamento e scaricamento seriale e parallelo. <br /> Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento a sinistra, rotazione a destra e a sinistra. <br /> 

<b><font color="#7F462C">Lezione 20 - 13 dicembre 2022%ENDCOLOR%</b><br /> 
Verilog: introduzione e primi comandi per la realizzazione di circuiti combinatori. Installazione di iverilog e dei visualizzatori di circuiti e di diagrammi temporali.
[[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Verilog-1-Combinational-AM-22.pdf][Verilog: introduzione e parte combinatoria. Installazione.]]<br />
Le quattro modalità di connessione tra registri (tutte le combinazioni di sorgenti e destinazioni singole e multiple): introduzione. <br />
La connessione tra registri è descritta dispensa: [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/appunti-registri-2021.pdf][Appunti sull'interconnessione  tra registri]].<br />


<b><font color="#7F462C">Lezione 21 - 16 dicembre 2022%ENDCOLOR%</b><br />
Verilog: come visualizzare circuiti, come introdurre delay, moduli sequenziali (FF e latch) e ancora moduli combinatori.   [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Verilog-2-DealyFF-AM-22.pdf][Verilog: visualizzazione circuiti, moduli sequenziali e ancora moduli combinatori]]<br />
Dettagli sulle quattro modalità di connessione. Sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate). Sorgente prefissata - destinazione variabile (decodificatore). Sorgente variabile - destinazione prefissata (Multiplexer).
Modalità di connessione: sorgente variabile - destinazione variabile:  mesh caso generale, mesh con un solo multiplexer, mesh senza distinzione tra registri sorgente e registri destinazione. Connessione molti-a-molti con BUS.<br />
Esercizio sul bus: Es. 6 esame del 16/2/2021 <br />
L'argomento della lezione è descritto nella dispensa: [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/appunti-registri-2021.pdf][Appunti sull'interconnessione  tra registri]].<br />

<b><font color="#7F462C">Lezione 22 - 20 dicembre 2022%ENDCOLOR%</b><br />
System-Verilog: Macchine a stati finiti e circuiti sequenziali. Testbench.  
Come visualizzare diagrammi temporali. Alcuni esempi.  [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Verilog-3-FSM-testbench-AM-22.pdf][Verilog: circuiti sequenziali, visualizzazione diagrammi temporali, esempi. ]]<br />
Esercizi su interconnessione tra registri. <br />

<b><font color="#7F462C">Lezione 23 - 21 dicembre 2022%ENDCOLOR%</b><br />
Prova d'esame simulata e svolgimento esercizi alla lavagna. [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/2022-12-21-prova-simulata.pdf][Prova d'esame simulata]] (alcune piccole modifiche al testo come commentato in classe)<br />


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This topic: Architetture1/EO > LezioniAA2223
Topic revision: r2 - 2024-09-20 - AnnalisaMassini