LezioniAA2122 < Architetture1/EO

 ----++ <font color="#008f00">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#008f00">Argomenti delle lezioni svolte nell'anno accademico 2021-2022 </font> </b>

<b>%GREEN%Lezione 1 - 28 settembre 2021%ENDCOLOR%</b><br />
Presentazione del corso. Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica.
Definizione e proprietà dei sistemi di numerazione posizionali. <br />

<b>%GREEN%Lezione 2 - 1 ottobre 2021%ENDCOLOR%</b><br />
Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale. Conversione da binario a ottale e esadecimale e viceversa.<br />
Numero di valori rappresentabili e intervallo di rappresentazione con numero di cifre fissato. Numero di cifre necessarie per rappresentare k valori. <br />
Addizione e sottrazione in binario.  Riconoscimento dell'overflow. Moltiplicazione in binario. <br />
Rappresentazione degli interi: modulo e segno, complemento a uno, complemento a due. Proprietà e caratteristiche della rappresentazione in complemento a due: intervallo di rappresentazione, procedura per trovare l'opposto di un numero. Addizione e sottrazione nella rappresentazione in complemento a due, riconoscimento di overflow e underflow.  Estensione della lunghezza della rappresentazione.<br />

<b>%GREEN%Lezione 3 - 5 ottobre 2021%ENDCOLOR%</b><br />
*Esercizi assegnati per casa* su Ca2 (conversione, calcolo del numero di bit necessaria rappresentare un valore, estensione del numero di bit, somma e sottrazione).<br />
Conversione di numeri con la virgola: procedura di conversione da decimale a base b e da base b a decimale. <br />
Rappresentazione in virgola fissa e rappresentazione in virgola mobile. <br />

<b>%GREEN%Lezione 4 - 8 ottobre 2021%ENDCOLOR%</b><br />
Le operazioni nella rappresentazione in virgola mobile: addizione e sottrazione, moltiplicazione e divisione. <br />
Lo standard IEEE 754. Esercizio svolto: conversione di A=26,42 e somma con B=-37,68 (convertire per esercizio) nello standard IEEE 754 a 16 bit. <br />
*Esercizi per casa:* Eser. 5 da [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Esame_13_09_2021_MZ.pdf][Esame 13 settembre 2021]],  Eser. 4  da [[%ATTACHURL%/Esame-21-06-2021-MZ.pdf][Esame 21 giugno 2021]], Eser. 2 da [[%ATTACHURL%/Esame_16_02_2021_A-e-B-MZ-senza-soluzioni-da-pubblicare.pdf][Esame 16 febbraio 2021]], Eser. 6 da [[%ATTACHURL%/Esame_26_01_2021.pdf][Esame 26 gennaio 2021]]

<b>%GREEN%Lezione 5 - 12 ottobre 2021%ENDCOLOR%</b><br />
*Lezione* Il codice ASCII. Bit di parità. Definizione di algebra di commutazione o booleana. Assiomi (associatività, commutatività, distributività, elemento neutro, complemento). Proprietà dell'algebra di commutazione (involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). Variabili booleane ed espressioni booleane. Espressione duale. 
Espressioni equivalenti: induzione perfetta. <br />
Definizione di porte logiche. Definizione di rete combinatoria. Esempi di reti combinatorie. Esempi di su passaggio da espressione a circuito. <br />

<b>%GREEN%Lezione 6 -  15 ottobre 2021%ENDCOLOR%</b><br />
*Esercizi assegnati per casa* su Standard IEEE 754. <br />
*Lezione* Espressione complementare.  Verifica di identità, anche passando alla duale e alla complementare. Espressioni booleane in forma normale SOP (somma di prodotti) o normale disgiuntiva. Espressioni booleane in forma normale POS (prodotto di somme) o normale congiuntiva. Funzioni Booleane e tavola di verità di una funzione ricavata da una forma normale. Trasformazione di espressioni in forma normale SOP e in forma normale POS. 
Mintermini e maxtermini. Forma canonica SOP e forma canonica POS. Trasformazione da forma normale a forma canonica SOP e POS.<br />
*Esercizi per casa:* Eser. 2 da [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/Esame_13_09_2021_MZ.pdf][Esame 13 settembre 2021]], svolgere il punto 1 anche con la forma normale e la forma canonica POS degli esercizi 1 fila A e 4 fila B da [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/esame-14-1-20.pdf][Esame 14 gennaio 2020]] <br />

<b>%GREEN%Lezione 7 - 19 ottobre 2021%ENDCOLOR%</b><br />
*Esercizio*: Data un'espressione booleana: 1) portarla in forma normale POS, 2) portarla in forma canonica POS, 3) stendere la tavola di verità usando la forma canonica POS, 4) ottenere la forma normale e la forma canonica SOP e relazione con la tavola di verità. <br />
L'operatore XOR. Complementare dello XOR. Associatività dello XOR. <br />
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e con soli NOR. Realizzazione di espressioni SOP (reti AND-to-OR) con sole porte NAND.  <br />
*Per casa:* realizzazione degli operatori AND, OR e NOT con soli NOR e realizzazione di espressioni POS (reti OR-to-AND) con sole porte NOR. <br />

<b>%GREEN%Lezione 8 - 22 ottobre 2021%ENDCOLOR%</b><br />
Realizzazione degli operatori AND, OR e NOT con soli NOR e realizzazione di espressioni POS (reti OR-to-AND) con sole porte NOR.
Realizzazione di porte NOR (e NAND) a più ingressi con porte a due ingressi.<br />
Stesura della tavola di verità a partire dalla specifica verbale.
Funzioni non completamente specificate.  Come ricavare espressioni sfruttando alcune relazioni con le variabili di ingresso.<br />

Obiettivi della minimizzazione di reti combinatorie e di espressioni booleane. Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. Procedura per ottenere un'espressione minimale SOP dalla mappa di Karnaugh. Esempi di espressione minimale SOP dalla mappa di Karnaugh.<br />
*Esercizi per casa:*  Eser. 6 fila A (esclusa realizzazione ROM non ancora spiegata) ed Eser. 4 fila B svolgere punto 1 e punto 5 (senza la minimale POS) dal [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/esonero-8-11-19.pdf][ primo esonero dell'8 novembre 2019]] <br />

<b>%GREEN%Lezione 9 - 26 ottobre 2021%ENDCOLOR%</b><br />
*Svolgimento esercizi per casa.* <br /> Maxtermini e termini somma su mappe di Karnaugh. Uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh. Procedura per ottenere un'espressione minimale POS. <br />
Esempi di espressione minimale SOP ed espressione minimale POS dalla mappa di Karnaugh.  <br />

<b>%GREEN%Lezione 10 - 29 ottobre 2021%ENDCOLOR%</b><br />
Descrizione del procedimento di analisi e sintesi di reti combinatorie. Esercizio sul procedimento di analisi: full-adder (realizzato modularmente con due half-adder). Esercizio sul procedimento di sintesi: Es. 7 Esonero 10/11/2016.<br />
Moduli combinatori MSI rilevanti. Codificatore e decodificatore: funzione e realizzazione con porte logiche. Schemi con matrice di OR e di AND.
ROM: definizione. Uso della ROM per la realizzazione di funzioni di commutazione.
PLA: definizione. Realizzazione di funzioni booleane tramite PLA.
Multiplexer e demultiplexer: definizione. <br /> <br />

<b>%GREEN%Lezione 11 -  2 novembre 2021%ENDCOLOR%</b><br />
Realizzazione di funzioni tramite multiplexer. 
*Esercizi* sulla realizzazione di funzioni booleane con ROM, PLA, porte logiche, multiplexer. (Eser. 6 Fila E Compito di esonero del 10/11/2016) <br />

<b>%GREEN%Lezione 12 - 5 novembre 2021%ENDCOLOR%</b><br />
*Esercizi*: Analisi di un circuito con multiplexer e realizzazione con NAND e PLA  delle funzioni di uscita (Eser. 5 Fila A Compito di esonero dell'8/11/2019). <br />
Addizionatore a propagazione di riporto. Uso dell'addizionatore per l'esecuzione di  sottrazioni tra valori nella rappresentazione in Ca2.<br />
System-Verilog: introduzione e primi comandi per la realizzazione di circuiti combinatori. 
[[%ATTACHURL%/Verilog-Combinational.pdf][Slide su SystemVerilog: Introduzione e parte combinatoria]]<br />

<b>%GREEN%Lezione 13 - 9 novembre 2021%ENDCOLOR%</b><br />
Comparatore logico. Comparatore aritmetico realizzato con un addizionatore. <br />
Introduzione alle reti sequenziali: memorizzazione e feedback. Cella elementare di memoria: latch SR. 
Comportamento del latch SR in funzione dei valori degli ingressi s e r e tabella. Segnale orologio. Diagramma temporale. Latch sincrono (gated latch) o Flip Flop: definizione e schema circuitale. <br />
Flip-Flop D (delay): definizione e tavola di verità. <br />

<b>%GREEN%Lezione 14 - 12 novembre 2021%ENDCOLOR%</b><br />
Flip-Flop JK, Flip-Flop T (toggle): definizione e tavola di verità. Definizione di rete sequenziale e sue componenti. Procedimento di analisi di reti sequenziali sincrone: 1) espressioni booleane delle funzioni di eccitazioni e delle uscite, 2) costruzione della tabella degli stati futuri; 3) diagramma di stato (automa - definizione informale) di una rete sequenziale e di una macchina sequenziale, 4) descrizione verbale della funzione della rete sequenziale. <br />
*Esercizi di analisi* di una rete sequenziale: 1) rete con due input e un flip-flop SR; 2) rete con un input e due flip-flop (con funzione di contatore modulo 4).<br />
Rappresentazione di automi tramite tabella. Diagramma temporale di un automa a fronte di una sequenza di ingresso data.  <br />

<b>%GREEN%Lezione 15 - 16 novembre 2021%ENDCOLOR%</b><br />
*Esercizio assegnato per casa*: Eser. 7 dell'esame del 27 giugno 2018.  <br />
Realizzazione dell'automa del Flip-Flop JK. Definizione di automa a stati finiti con output: modello di Mealy e modello di Moore. Trasformazione da automa di Mealy ad automa di Moore e viceversa. <br />

<b>%GREEN%Lezione 16 -  19 novembre 2021%ENDCOLOR%</b><br />
Esempio di progettazione di un automa a stati finiti: Automa di una macchina distributrice di prodotti.<br />
Realizzazione dell'automa dalle specifiche verbali tramite stesura della tabella e disegno del diagramma relativo secondo il modello di Moore e secondo il modello di Mealy. <br />
Equivalenza tra stati di un automa. Equivalenza tra automi.  
Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) e grafo delle equivalenze. Esempi.<br />
Procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale, tabella degli stati futuri, schema circuitale della rete sequenziale. Tabelle inverse dei FF.  <br />
Sintesi di un riconoscitore di sequenze con sovrapposizioni con diversi tipi di FF (automa, tabella degli stati futuri, schema circuitale della rete sequenziale): riconoscitore delle sequenze 110 e 101 con flip-flop  JK e considerazioni su filp-flop delay.<br />

<b>%GREEN%Lezione 17 - 23 novembre 2021%ENDCOLOR%</b>
*Esercizio su automi*: Eser. 2 Esame 18/12/2014. <br />
Realizzazione dell'automa per l'addizionatore sequenziale: tabella e diagramma sia secondo Mealy che secondo Moore.
Confronto tra i circuiti ottenuti con ff diversi. <br />

<b>%GREEN%Lezione 18 - 26 novembre 2021%ENDCOLOR%</b><br />
*Esercizio di sintesi* Eser. 4 Esame 3/7/2019.<br />
Sintesi del contatore di impulsi di clock mod 8. Generalizzazione al contatore mod 2^n.  <br />
Contatore di impulsi provenienti da una linea x. Diagramma temporale del contatore mod 8.  <br />
Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Contatori mod m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili (o prefissabili). <br />

<b>%GREEN%Lezione 19 - 30 novembre 2021%ENDCOLOR%</b><br />
Contatore alla rovescia e contatore bidirezionale (mod 2^n). Registri a caricamento e scaricamento seriale e parallelo. <br /> Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento a sinistra, rotazione a destra e a sinistra. <br /> 

<b>%GREEN%Lezione 20 - 3 dicembre 2020%ENDCOLOR%</b><br />
Registri di memorizzazione con FF SR. Trasferimento da un registro sorgente a un registro destinazione. <br />
Le quattro modalità di connessione. Sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate). Sorgente prefissata - destinazione variabile (decodificatore). Sorgente variabile - destinazione prefissata (Multiplexer).
Modalità di connessione: sorgente variabile - destinazione variabile:  mesh caso generale (da finire).  <br />
Modalità di connessione: sorgente variabile - destinazione variabile: mesh caso generale, mesh senza distinzione tra registri sorgente e registri destinazione, mesh con un solo multiplexer. Connessione molti-a-molti con BUS.<br />
Esercizio di esempio: Es. 3. esame del 14/1/2020 <br />
L'argomento della lezione è descritto nella dispensa: [[https://twiki.di.uniroma1.it/pub/Architetture1/EO/CanaleE_O/appunti-registri-2021.pdf][Appunti sull'interconnessione  tra registri]].<br />

<b>%GREEN%Lezione 21 - 7 dicembre 2021%ENDCOLOR%</b><br /> 
*Esercizi dai compiti d'esame:* Eser. 5 Fila A Esame 26/1/2021, Eser. 6 Fila A Esame 16/2/2021, Eser. 3 Esame 1/2/2018<br />

<b>%GREEN%Lezione 22 - 10 dicembre 2021%ENDCOLOR%</b><br />
System-Verilog: delay e moduli sequenziali (FF e latch). 
[[%ATTACHURL%/Verilog-2-DealyFF-AM.pdf][Slide su SystemVerilog: Dealy e FF]]<br /> 
Eser. 5 Fila A Esame 26/1/2021, Eser. 1 Esame 13/9/2021 <br />

<b>%GREEN%Lezione 23 - 14 dicembre 2021%ENDCOLOR%</b><br /> 
System-Verilog: Macchine a stati finiti. Testbench. 
 [[%ATTACHURL%/Verilog-3-FSM-testbench-AM.pdf][FSM e testbench]] <br />
Eser. 3 fila B Esame 16/2//2021 <br />

<b>%GREEN%Lezione 24 - 17 dicembre 2021%ENDCOLOR%</b><br />
System-Verilog: strumenti per provare ed esempi. [[%ATTACHURL%/tutorial_new.pdf][tutorial_new.pdf]]<br />
Eser. 2, eser. 4 ed eser.7 Esame del 12/7/2021


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Topic revision: r2 - 2023-09-16 - AnnalisaMassini