LezioniAA1819 < Architetture1/EO

----++ <font color="#008f00">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#008f00">Argomenti delle lezioni svolte nell'anno accademico 2018-2019 </font> </b>

<b>%GREEN%Lezione 24 settembre 2018%ENDCOLOR%</b><br />
Presentazione del corso. Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica.
Definizione e proprietà dei sistemi di numerazione posizionali. Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale.
Intervallo di rappresentazione in binario e in altre basi. Addizione e sottrazione in binario.  <br />

<b>%GREEN%Lezione 27 settembre 2018%ENDCOLOR%</b><br />
Addizione e sottrazione in binario. Riconoscimento di overflow . Moltiplicazione in binario. Numero di bit necessari per rappresentare k valori. <br />
Rappresentazione degli interi: modulo e segno, complemento a uno, complemento a due. Proprietà e caratteristiche della rappresentazione in complemento a due: intervallo di rappresentazione, procedura per trovare l'opposto di un numero, addizione e sottrazione nella rappresentazione in complemento a due, riconoscimento di overflow e underflow.  Estensione della lunghezza della rappresentazione.<br />


<b>%GREEN%Lezione  1 ottobre 2018%ENDCOLOR%</b><br />
Conversione da binario a ottale e esadecimale e viceversa.<br /> 
Conversione di numeri razionali (numeri con la virgola): procedura di conversione da decimale a base b e da base b a decimale. Rappresentazione in virgola fissa e rappresentazione in virgola mobile. <br />Le operazioni nella rappresentazione in virgola mobile: moltiplicazione e divisione, addizione e sottrazione. <br />
<b>%GREEN%Esercizi%ENDCOLOR%</b> Operazioni in virgola mobile con diverse basi. Conversione nella rappresentazione in virgola mobile.

<b>%GREEN%Lezione 4 ottobre 2018%ENDCOLOR%</b><br />
Decimali codificati in binario (BCD). Codice 2-su-5. Codice ASCII. Codici a controllo di parità: bit di parità singolo, parità longitudinale e trasversale. <br />
Codici di Hamming. Rilevazione dell'errore per codici di Hamming. <br />

<b>%GREEN%Esercitazione 8 ottobre 2018%ENDCOLOR%</b><br />
Esercizi da esoneri e compiti di esame degli anni passati: su conversioni con diverse basi compreso il complemento a 2, conversione in virgola mobile, bit di parità e codice di Hamming. <br />
<b>%GREEN%Lezione 8 ottobre 2018%ENDCOLOR%</b><br />
Definizione di algebra di commutazione o booleana. Assiomi (associatività, commutatività, distributività, elemento neutro, complemento). Proprietà dell'algebra di commutazione (involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). Variabili booleane ed espressioni booleane. Espressione duale. Verifica di identità: induzione perfetta.<br />
Espressioni equivalenti. Espressione duale e d espressione complementare. Trasformazione di espressioni con assiomi e proprietà. Verifica di identità. <br />
Definizione di porte logiche. Esempi di reti combinatorie. <br />

<b>%GREEN%Lezione 11 ottobre 2018%ENDCOLOR%</b><br />
Esercizi: dimostrazione del secondo teorema di assorbimento, verifica di identità anche tramite passaggio all'espressione duale e all'espressione complementare.<br />
Definizione di rete combinatoria. <br />
Funzioni Booleane e tavola di verità di una funzione booleana.  Espressioni booleane in forma normale disgiuntiva o SOP (somma di prodotti). Trasformazione di espressioni in forma normale SOP. 
Mintermini. Forma canonica SOP.  Trasformazione da forma normale a forma canonica SOP. Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica  e in forma normale SOP. Costruzione della tavola di verità da un'espressione booleana.<br />

<b>%GREEN%Esercitazione 15 ottobre 2018%ENDCOLOR%</b>
Esercizi di trasformazione di un'espressione in forma normale e canonica SOP. Passaggio da espressione in forma SOP a tavola di verità. Passaggio da tavola di verità all'espressione in forma canonica SOP. Semplificazioni di espressioni con le regole dell'algebra booleana. Disegno dei corrispondenti circuiti. Trasformazione di un'espressione in duale e complementare. 

<b>%GREEN%Lezione 15 ottobre 2018%ENDCOLOR%</b>

Espressioni booleane in forma normale congiuntiva o POS (prodotto di somme). Trasformazione di espressioni in forma normale POS. 
Maxtermini. Forma canonica POS. Procedura di trasformazione da forma normale a forma canonica POS. Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica POS.  <br />
Realizzazione di espressioni in forma SOP (normale o canonica) come circuiti AND-to-OR. Realizzazione di espressioni in forma POS come circuiti OR-to-AND.<br />
L'operatore XOR. 


<b>%GREEN%Lezione 18 ottobre 2018%ENDCOLOR%</b><br />
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e soli NOR. Realizzazione di reti AND-to-OR con sole porte NAND e di reti OR-to-AND con sole porte NOR.<br />
Stesura della tavola di verità a partire dalla specifica verbale. Funzioni non completamente specificate.  <br />
Obiettivi della minimizzazione di reti combinatorie e di espressioni booleane. Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. <br />

<b>%GREEN%Lezione 22 ottobre 2018%ENDCOLOR%</b><br />
Procedura per ottenere un'espressione minimale SOP. Maxtermini e termini somma su mappe di Karnaugh. Procedura per ottenere un'espressione minimale POS. <br />
Uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh. Descrizione del procedimento di analisi e sintesi di reti combinatorie. <br />

<b>%GREEN%Esercitazione 22 ottobre 2018%ENDCOLOR%</b><br />
Espressione minimale SOP ed espressione minimale POS dalla mappa di Karnaugh. <br />
Esercizio sul procedimento di sintesi. Esercizio sul procedimento di analisi.<br />

<b>%GREEN%Lezione 25 ottobre 2018%ENDCOLOR%</b><br />
Moduli combinatori MSI rilevanti. Codificatore e decodificatore: funzione e realizzazione con porte logiche. Schemi con matrice di OR e di AND.
ROM: definizione. Uso della ROM per la realizzazione di funzioni di commutazione.
PLA: definizione. Realizzazione di funzioni booleane tramite PLA.
Multiplexer: definizione. Realizzazione di funzioni tramite multiplexer.

<b>%GREEN%Esercitazione 2 novembre 2018%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero.<br />

<b>%GREEN%9 novembre 2018 - Primo esonero %ENDCOLOR%</b><br />

<b>%GREEN%Esercitazione 12 novembre 2018%ENDCOLOR%</b><br />
Correzione esercizi della prova d'esonero.<br />

<b>%GREEN%Lezione 12 novembre 2018%ENDCOLOR%</b><br />
Multiplexer con numero ridotto di ingressi e linee di controllo. Demultiplexer.<br />
Addizionatore a propagazione di riporto e cella addizionatrice (Full-Adder). Sintesi della cella addizionatrice.<br />

<b>%GREEN%Lezione 15 novembre 2018%ENDCOLOR%</b><br />
Uso dell'addizionatore per l'esecuzione di  sottrazioni tra valori nella rappresentazione in Ca2.<br />
Comparatore logico.Comparatore aritmetico. Sintesi della cella comparatrice. <br />
Introduzione alle reti sequenziali: memorizzazione e feedback. Segnale orologio. Diagramma temporale. Diagrammi temporali per variabili ed elementi circuitali. Modulo di memoria elementari: latch SR. 
Comportamento del latch SR in funzione dei valori degli ingressi s e r e tabella. <br />

<b>%GREEN%Lezione 19 novembre 2018%ENDCOLOR%</b><br />
Latch sincrono (gated latch) o Flip Flop: definizione e schema circuitale. Flip-Flop D (delay), Flip-Flop JK, Flip-Flop T (toggle): definizione e tavola di verità. <br />
Definizione informale di automa a stati finiti. Analisi di reti sequenziali sincrone: procedimento (espressioni booleane delle funzioni di eccitazioni e delle uscite, costruzione della tabella degli stati futuri; diagramma di stato (automa) di una rete sequenziale e di una macchina sequenziale; descrizione verbale). <br />

<b>%GREEN%Esercitazione 19 novembre 2018%ENDCOLOR%</b><br />
Esercizio di esempio di analisi di una rete sequenziale.<br />

<b>%GREEN%Esercitazione 22 novembre 2018%ENDCOLOR%</b><br />
Esercizio di analisi (dal libro di testo di Preparata).

<b>%GREEN%Lezione 22 novembre 2018%ENDCOLOR%</b><br />
Il diagramma temporale di un automa a fronte di una sequenza di ingresso data.  Rappresentazione di automi tramite tabella. <br /><br />
Automi a stati finiti. Automi a stati finiti con output: modello di Mealy e modello di Moore.
Equivalenza tra stati di un automa. Equivalenza tra automi. Equivalenza tra modello di Mealy e modello di Moore. Trasformazione da automa di Mealy ad automa di Moore e viceversa. 
Realizzazione di un automa dalle specifiche verbali secondo il modello di Moore e secondo il modello di Mealy. Esempio di automa di una macchina distributrice di prodotti.
<br />

<b>%GREEN%Esercitazione  26 novembre 2018%ENDCOLOR%</b><br />
Realizzazione automa del Latch SR. Realizzazione automa cella addizionatrice per addizionatore a propagazione di riporto.

<b>%GREEN%Lezione 26 novembre 2018%ENDCOLOR%</b><br />
Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) e grafo delle equivalenze. Esempi.<br />
Procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale, tabella degli stati futuri, schema circuitale della rete sequenziale. <br />
Tabelle inverse dei FF. <br />

<b>%GREEN%Lezione 29 novembre 2018%ENDCOLOR%</b><br />
Sintesi di un riconoscitore di sequenze con sovrapposizioni con diversi tipi di FF (automa, tabella degli stati futuri, schema circuitale della rete sequenziale): riconoscitore delle sequenze 110 e 101 con  diversi flip flop e confronto tra i circuiti ottenuti. Commenti sul metodo di progettazione di un riconoscitore con il metodo della finestra sulla sequenza di ingresso. Diagramma temporale ricavato dal circuito. <br />
Consegna, correzione e commento compiti di esonero.<br />

<b>%GREEN%Lezione 3 dicembre 2018%ENDCOLOR%</b><br />

Sintesi del contatore di impulsi di clock mod 8.Generalizzazione al contatore mod 2^n.  Diagramma temporale del contatore mod 8. Contatore alla rovescia e contatore bidirezionale (mod 2^n). Contatore di impulsi provenienti da una linea x.  <br />
Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Contatori mod m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili (o prefissabili). <br />

<b>%GREEN%Esercitazione 6 dicembre 2018%ENDCOLOR%</b><br />
Esercizi:
   * Automi: Esercizio 2 - Compito d'esame del 20/6/2012
   * Analisi di circuiti sequenziali: Esercizio 2 (con tutti FF JK) - Compito d'esame del 11/7/2012

<b>%GREEN%Lezione 6 dicembre 2018%ENDCOLOR%</b><br />
Registri a caricamento e scaricamento seriale e parallelo. <br />

<b>%GREEN%Lezione 10 dicembre 2018%ENDCOLOR%</b>
Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento a sinistra, rotazione a destra e a sinistra. <br /> Registri di memorizzazione con FF SR. Trasferimento da un registro sorgente a un registro destinazione. <br />
Le quattro modalità di connessione:  sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate); sorgente prefissata - destinazione variabile (decodificatore); sorgente variabile - destinazione prefissata (Multiplexer).

<b>%GREEN%Lezione 13 dicembre 2018%ENDCOLOR%</b><br />

Modalità di connessione: sorgente variabile - destinazione variabile  mesh (caso di registri sorgente e destinazione distinti e caso registri sorgente e destinazione coincidenti); bus.<br />

<b>%GREEN%Esercitazione 13 dicembre 2018%ENDCOLOR%</b><br />

Esercizi su interconnessione tra registri.

<b>%GREEN%Esercitazione 17 dicembre 2018%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero e all'esame.

<b>%GREEN%Esercitazione 20 dicembre 2017%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero e all'esame.

<b>%GREEN%21 dicembre 2018 - Secondo esonero %ENDCOLOR%</b><br />
This topic: Architetture1/EO > CanaleE_O > LezioniAA1819
Topic revision: r1 - 2019-09-24 - AnnalisaMassini