LezioniAA1718 < Architetture1/EO

----++ <font color="#008f00">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#008f00">Argomenti delle lezioni svolte nell'anno accademico 2017-2018 </font> </b>

<b>%GREEN%Lezione 25 settembre 2017%ENDCOLOR%</b><br />
Presentazione del corso. <br />
Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica.
Definizione e proprietà dei sistemi di numerazione posizionali. Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale.
Intervallo di rappresentazione in binario e in altre basi. Addizione e sottrazione in binario. Riconoscimento di overflow. Conversione da binario a ottale e esadecimale e viceversa.<br />

<b>%GREEN%Lezione 28 settembre 2017%ENDCOLOR%</b><br />
Rappresentazione degli interi in complemento a 2. Intervallo di rappresentazione, procedura per trovare l'opposto di un numero. Addizione e sottrazione nella rappresentazione in complemento a due. Riconoscimento di overflow e underflow.  <br />
Conversione di numeri razionali (numeri con la virgola): procedura di conversione da decimale a base b e da base b a decimale. Rappresentazione in virgola fissa e rappresentazione in virgola mobile. <br />

<b>%GREEN%Lezione  2 ottobre 2017%ENDCOLOR%</b><br />
Le operazioni nella rappresentazione in virgola mobile: moltiplicazione e divisione, addizione e sottrazione. <br />
Decimali codificati in binario (BCD). Codice 2-su-5. Codici a controllo di parità: bit di parità singolo, parità longitudinale e trasversale. <br />
<b>%GREEN%Esercizi%ENDCOLOR%</b> Operazioni in virgola mobile con diverse basi. Conversione nella rappresentazione in virgola mobile.

<b>%GREEN%Lezione 5 ottobre 2017%ENDCOLOR%</b><br />
Codici di Hamming. Rilevazione dell'errore per codici di Hamming. Codice ASCII.<br />
Definizione di algebra di commutazione o booleana. Assiomi (associatività, commutatività, distributività, elemento neutro, complemento). Proprietà dell'algebra di commutazione (involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan). Variabili booleane ed espressioni booleane. Espressione duale. Verifica di identità: induzione perfetta.<br />

<b>%GREEN%Esercitazione 9 ottobre 2017%ENDCOLOR%</b><br />
Esercizi da esoneri e compiti di esame degli anni passati: su conversioni con diverse basi compreso il complemento a 2, conversione in virgola mobile, bit di parità e codice di Hamming. <br />
<b>%GREEN%Lezione 9 ottobre 2017%ENDCOLOR%</b><br />
Espressioni equivalenti. Espressione duale complementare. Trasformazione di espressioni con assiomi e proprietà. Funzioni Booleane. Costruzione della tavola di verità da un'espressione booleana. Verifica di identità. <br />

<b>%GREEN%Lezione 12 ottobre 2017%ENDCOLOR%</b><br />
Definizione di porte logiche. Definizione di rete combinatoria. Esempi di rete combinatoria. <br />
Espressioni booleane in forma normale disgiuntiva o SOP (somma di prodotti). Trasformazione di espressioni in forma normale SOP. 
Mintermini. Forma canonica SOP.  Trasformazione da forma normale a forma canonica SOP. Relazione tra la tavola di verità di una funzione e la sua espressione in forma normale e in forma canonica SOP. <br />
Realizzazione di espressioni in forma SOP (normale o canonica) come circuiti AND-to-OR. <br />


<b>%GREEN%Esercitazione 16 ottobre 2017%ENDCOLOR%</b>
Esercizi di trasformazione di un'espressione in forma normale e canonica SOP. Passaggio da espressione in forma SOP a tavola di verità. Passaggio da tavola di verità all'espressione in forma canonica SOP. Semplificazioni di espressioni con le regole dell'algebra booleana. Disegno dei corrispondenti circuiti. Trasformazione di espressione in duale e complementare. 

<b>%GREEN%Lezione 16 ottobre 2017%ENDCOLOR%</b>
Espressioni booleane in forma normale congiuntiva o POS (prodotto di somme). Trasformazione di espressioni in forma normale POS. Realizzazione di espressioni in forma POS come circuiti OR-to-AND.
Maxtermini. Forma canonica POS. Procedura di trasformazione da forma normale a forma canonica POS. Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica POS.  
Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e soli NOR. Realizzazione di una rete AND-to-OR con sole porte NAND e di una rete OR-to-AND con sole porte NOR.

<b>%GREEN%Esercitazione 19 ottobre 2017%ENDCOLOR%</b><br />
Ottenere un'espressione booleana con soli operatori NAND/NOR e relativo circuito con sole porte NAND/NOR.
Stendere la tavola di verità a partire dalla specifica verbale di una funzione e ricavare le forme canoniche SOP e POS.<br />

<b>%GREEN%Lezione 19 ottobre 2017%ENDCOLOR%</b><br />
L'operatore XOR. Obiettivi della minimizzazione di espressioni booleane e reti combinatorie. Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. <br />

<b>%GREEN%Lezione 23 ottobre 2017%ENDCOLOR%</b><br />
Procedura per ottenere un'espressione minimale SOP. Procedura per ottenere un'espressione minimale POS. Funzioni non completamente definite e simboli don't care, uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh. 

<b>%GREEN%Lezione 26 ottobre 2017%ENDCOLOR%</b><br />
Descrizione del procedimento di analisi e sintesi di reti combinatorie. Esempio sul procedimento di sintesi di reti combinatorie.<br />
Moduli combinatori rilevanti. Codificatore e decodificatore: funzione e realizzazione con porte logiche. Schemi con matrice di OR e di AND.
ROM: definizione. Uso della ROM per la realizzazione di funzioni di commutazione. <br />

<b>%GREEN%Lezione 30 ottobre 2017%ENDCOLOR%</b><br />
PLA: definizione; realizzazione di funzioni booleane tramite PLA.
Multiplexer. realizzazione di funzioni tramite multiplexer, due livelli di multiplexer, multiplexer con numero ridotto di ingressi e linee di controllo. Demultiplexer.

<b>%GREEN%Esercitazione 2 novembre 2017%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero.<br />

<b>%GREEN%9 novembre 2017 - Esonero %ENDCOLOR%</b><br />

<b>%GREEN%Lezione 13 novembre 2017%ENDCOLOR%</b><br />
Addizionatore a propagazione di riporto e cella addizionatrice (Full-Adder). Sintesi della cella addizionatrice. Uso dell'addizionatore per esguire sottrazioni tra valori nella rappresentazione in Ca2.<br />
Comparatore logico.Comparatore aritmetico. Sintesi della cella comparatrice. <br />
Introduzione alle reti sequenziali: memorizzazione e feedback. Segnale orologio. Diagramma temporale. Diagrammi temporali per variabili ed elementi circuitali. Elementi di memoria elementari: latch SR. <br />

<b>%GREEN%Lezione 16 novembre 2017%ENDCOLOR%</b><br />
Comportamento del latch SR in funzione dei valori degli ingressi s e r e tabella. Latch sincrono (gated latch) o Flip Flop: definizione e schema circuitale. Flip-Flop D (delay), Flip-Flop JK, Flip-Flop T (toggle): definizione e tavola di verità. <br />
Definizione informale di automa a stati finiti. Analisi di reti sequenziali sincrone: procedimento (espressioni booleane delle funzioni di eccitazioni e delle uscite, costruzione della tabella degli stati futuri; diagramma di stato (automa) di una rete sequenziale e di una macchina sequenziale; descrizione verbale).  <br />

<b>%GREEN%Esercitazione 20 novembre 2017%ENDCOLOR%</b><br />
Esercizi di analisi di una rete sequenziale.

<b>%GREEN%Lezione 20 novembre 2017%ENDCOLOR%</b><br />
Il diagramma temporale di un automa a fronte di una sequenza di ingresso data.  <br />
Procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale, tabella degli stati futuri, schema circuitale della rete sequenziale. <br />
Tabelle inverse dei FF. <br />

<b>%GREEN%Lezione 23 novembre 2017%ENDCOLOR%</b><br />
Rappresentazione di automi tramite tabella. <br />
Automi a stati finiti. Automi a stati finiti con output: modello di Mealy e modello di Moore.
Realizzazione di un automa dalle specifiche verbali secondo il modello di Moore e secondo il modello di Mealy. Esempio di automa di una macchina distributrice di prodotti.
Equivalenza tra stati di un automa. Equivalenza tra automi. Equivalenza tra modello di Mealy e modello di Moore. Trasformazione da automa di Mealy ad automa di Moore e viceversa. 
<br />

<b>%GREEN%Esercitazione 23 novembre 2017%ENDCOLOR%</b><br />
Svolgimento Esercizio 2 - Compito d'esame 11 luglio 2012 (tutto il procedimento di analisi).

<b>%GREEN%Lezione 28 novembre 2017%ENDCOLOR%</b><br />
Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare) e grafo delle equivalenze. Esempi.<br />
Procedura per la sintesi di reti sequenziali. Esempio: sintesi di un riconoscitore di sequenze con sovrapposizioni con diversi tipi di FF (automa, tabella degli stati futuri, schema circuitale della rete sequenziale).<br />
<br />

<b>%GREEN%Esercitazione  30 novembre 2017%ENDCOLOR%</b><br />
Esercizi:
   * Sintesi del riconoscitore delle sequenze 110 e 101 con diversa denominazione degli stati e diversi flip flop e confronto tra i circuiti ottenuti. Commenti sul metodo di progettazione di un riconoscitore con il metodo della finestra sulla sequenza di ingresso. Diagramma temporale ricavato dal circuito.
   * Minimizzazione: Esercizio 4 - Compito d'esame del 11/7/2012
   * Automi: Esercizio 2 - Compito d'esame del 20/6/2012
   * Sintesi della cella comparatrice sequenziale (solo impostazione dell'esercizio).


<b>%GREEN%Esercitazione 4 dicembre 2017%ENDCOLOR%</b><br />
Esercizi di sintesi: comparatore aritmetico come circuito sequenziale.

<b>%GREEN%Lezione 4 dicembre 2017%ENDCOLOR%</b><br />
Sintesi del contatore di impulsi di clock mod 8. Diagramma temporale del contatore mod 8. Generalizzazione al contatore mod 2^n. Contatore alla rovescia e contatore bidirezionale (mod 2^n). Contatore di impulsi provenienti da una linea x.  <br />

<b>%GREEN%Lezione 7 dicembre 2017%ENDCOLOR%</b><br />
Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Contatori modulo m con m diverso da 2^n usando gli ingressi asincroni CLEAR dei Flip-Flop. Contatori preselezionabili (o prefissabili). <br />

Registri a caricamento e scaricamento seriale e parallelo. Registri universali: tutti i tipi di caricamento e scaricamento, scorrimento a sinistra, rotazione a destra e a sinistra. <br /> Registri di memorizzazione con FF SR. <br />

<b>%GREEN%Lezione 11 dicembre 2017%ENDCOLOR%</b>
Trasferimento da un registro sorgente a un registro destinazione. <br />
Le quattro modalità di connessione:  sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate); sorgente variabile - destinazione prefissata (Multiplexer); sorgente prefissata - destinazione variabile (decodificatore); sorgente variabile - destinazione variabile  mesh (caso di registri sorgente e destinazione distinti e caso registri sorgente e destinazione coincidenti); bus.<br />

<b>%GREEN%Esercitazione 11 dicembre 2017%ENDCOLOR%</b>
Esercizio 4 Compito d'esame del 20/6/2012<br />

<b>%GREEN%Esercitazione 14 dicembre 2017%ENDCOLOR%</b><br />

Esercizi di interconnessione tra registri:<br />
   * Esercizio 1 - Esame 13 gennaio 2015 <br />
   * Esercizio 5 - Secondo esonero a.a. 2014/15 Fila A <br />
   * Esercizio 6 - Esame 15 settembre 2014<br />

Automi:
   * Esercizio 3 - Esame 15 luglio 2014<br />
   * Esercizio 4 - Esame 9 luglio 2015<br />

<b>%GREEN%18 dicembre 2017%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero e all'esame.

<b>%GREEN%21 dicembre 2017%ENDCOLOR%</b><br />
Esercizi di preparazione all'esonero e all'esame.


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