LezioniAA13-14 < Architetture1/EO

---++ <font color="#008f00">Progettazione di sistemi digitali - Prof.ssa Massini </font> </b>
---++ <font color="#008f00">Argomenti delle lezioni svolte nell'anno accademico 2013-2014 </font> </b>


I testi degli esercizi svolti in classe durante le esercitazioni sono disponibili [[https://docs.google.com/document/d/1jez_2xQs0b4A1tnuDJ9TiRPNrHoMg2xr8VFZiobFukU/edit][qui]] (usate pure lo strumento commenti di Google Drive per esprimere dubbi, discutere gli esercizi, chiedere chiarimenti).

<b><font color="#008000">Lezione 30 settembre 2013</font></b>
Introduzione al corso.
Rappresentazione dell'informazione, definizione di codice e di codifica, codifiche ridondanti e ambigue, requisiti di una codifica. Definizione e proprietà dei sistemi di numerazione posizionali. Conversioni di base per i numeri naturali: conversioni da decimale a base b, conversioni da base b a decimale. Intervallo di rappresentazione in base b con un numero assegnato di cifre. Conversioni di numeri razionali (numeri con la virgola): procedura di conversione da decimale a binario e da binario a decimale. <br>

<b><font color="#008000">Lezione 3 ottobre 2013</font></b> 
Sistema binario. Addizione e sottrazione. Rappresentazione di interi. Rappresentazione in complemento a 2. Intervallo di rappresentazione, procedura per trovare l'opposto di un numero. Addizione e sottrazione nella rappresentazione in complemento a due. Riconoscimento di overflow e underflow.<br>

<b><font color="#008000">Esercitazione 3 ottobre 2013</font></b>
Ripasso delle prime due lezioni. Conversione di numeri naturali da decimale a binario, ottale, esadecimale e viceversa. Rappresentazione e conversione di numeri razionali da decimale a binario.

<b><font color="#008000">Lezione 7 ottobre 2013</font></b>
Rappresentazione degli interi in modulo e segno. Rappresentazione in virgola fissa e rappresentazione in virgola mobile. Le operazioni nella rappresentazione in virgola mobile: moltiplicazione e divisione, addizione e sottrazione.
Decimali codificati in binario (BCD). Codice 2-su-5. Cenni su codice Gray. <br>

<b><font color="#008000">Lezione 10 ottobre 2013</font></b>
Codice Gray. Codici per il controllo dell'errore: il codice a controllo di parità. Codice ASCII. Definizione di algebra di commutazione o booleana. Assiomi (associatività, commutatività, distributività, elemento neutro, complemento). Proprietà dell'algebra di commutazione (involuzione, idempotenza, elemento nullo, assorbimento, leggi di De Morgan).

<b><font color="#008000">Esercitazione 10 ottobre 2013</font></b>
Addizione e sottrazione di numeri naturali in binario. Addizione, sottrazione e opposto di un numero in complemento a due. Conversione di numeri razionali da binario a decimale. Somma, sottrazione, moltiplicazione e divisione nella rappresentazione in virgola mobile.

<b><font color="#008000">Lezione 14 ottobre 2013</font></b>
Variabili booleane e espressioni booleane. Espressione duale. Espressione complementare. Espressioni equivalenti. Verifica di identità. Funzioni di commutazione. Definizione di porte logiche. 

<b><font color="#008000">Lezione 17 ottobre 2013</font></b>
Definizione di rete combinatoria. Relazione tra reti combinatorie ed espressioni booleane. Espressioni booleane in forma normale disgiuntiva o SOP (somma di prodotti). Trasformazione di espressioni in forma normale SOP.  Mintermini. Forma canonica SOP. Procedura di trasformazione da forma normale a forma canonica SOP.  <br>

<b><font color="#008000">Esercitazione 17 ottobre 2013</font></b>
Conversione da codici BCD e Gray a decimale e viceversa. Bit di parità singolo. Codice 2 su 5. Ripasso di reti combinatorie, espressioni booleane e tabelle di verità. Espressione duale e complementare. Equivalenza di espressioni. Trasformazione da rete combinatoria a espressione booleana e viceversa.

<b><font color="#008000">Lezione 21 ottobre 2013</font></b>
Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica SOP. Realizzazione di espressioni in forma SOP come circuiti AND-to-OR.
Forma normale POS (prodotto di somme). Trasformazione di espressioni in forma normale POS. Maxtermine. Forma canonica POS. Procedura di trasformazione da forma normale a forma canonica POS. Relazione tra la tavola di verità di una funzione e la sua espressione in forma canonica POS. Realizzazione di espressioni in forma POS come circuiti OR-to-AND.
<br>
Analisi di una rete combinatoria. <br>

<b><font color="#008000">Lezione 24 ottobre 2013</font></b>
Sintesi di una rete combinatoria: procedimento ed esempio. Criterio di ottimalità per reti combinatorie ed espressioni booleane. 
<br>

<b><font color="#008000">Esercitazione 24 ottobre 2013</font></b>
Trasformazione di espressioni in forma normale canonica SOP e POS e analisi di circuiti.

<b><font color="#008000">Lezione 28 ottobre 2013</font></b>
Definizione di mappa di Karnaugh. Rappresentazione di funzioni tramite mappe di Karnaugh. Mintermini e termini prodotto su mappe di Karnaugh. Procedura per ottenere un'espressione minimale SOP. Funzioni non completamente definite e simboli don't care, uso dei simboli don't care per la minimizzazione con le mappe di Karnaugh. 

<b><font color="#008000">Lezione 31 ottobre 2013</font></b><br>
Maxtermini e termini somma su mappe di Karnaugh. Procedura per ottenere un'espressione minimale POS. Operatori NAND e NOR. Universalità di NAND e NOR: realizzazione degli operatori AND, OR e NOT con soli NAND e soli NOR. Realizzazione di una rete AND-to-OR con sole porte NAND e di una rete OR-to-AND con sole porte NOR.  L'operatore XOR.<br>
Alcuni importanti moduli combinatori. Definizione di codificatore. Schema con matrice di OR. Definizione di decodificatore. Schema con matrice di AND. ROM: definizione. Uso della ROM per la realizzazione di funzioni di commutazione. PLA: definizione; uso della PLA per la realizzazione di funzioni di commutazione.

<b><font color="#008000">Lezione 4 novembre 2013</font></b><br>
Multiplexer e demultiplexer. Uso del multiplexer per la generazione di funzioni booleane. 
Progetto della cella addizionatrice (full adder) per l'addizionatore a propagazione di riporto. 
<br>

<b><font color="#008000">Esercitazione 7 novembre 2013</font></b><br>
Esercizi di sintesi di reti combinatorie.

<b><font color="#008000">Esonero 11 novembre 2013</font></b><br>
[[http://twiki.di.uniroma1.it/pub/Architetture1/EO/ScrittiAa1314/esonero11nov13.pdf][Testo esonero 11 novembre 2013]]

<b><font color="#008000">Lezione 18 novembre 2013</font></b>
Introduzione alle reti sequenziali: memorizzazione e feedback. Segnale orologio. Diagramma temporale. Diagrammi temporali per variabili ed elementi circuitali. Elementi di memoria elementari: latch (o Flip Flop) SR. Comportamento in funzione dei valori degli ingressi s e r e tabella. Latch sincrono (gated latch): definizione e schema circuitale, Flip Flop Master-slave (latch sensibile al fronte di salita e al fronte di discesa del clock). Flip-Flop D (delay): definizione, tabella di verità. Flip-Flop JK: definizione, tabella di verità. Flip-Flop T (toggle): definizione, tabella di verità. <br>

<b><font color="#008000">Lezione 21 novembre 2013</font></b><br>
Analisi di reti sequenziali sincrone: procedimento (costruzione della tabella degli stati futuri; diagramma di stato (automa) di una rete sequenziale e di una macchina sequenziale; descrizione verbale).  Esercizi di esempio. Rappresentazione di automi tramite tabella. Diagramma temporale di un'automa a fronte di una sequenza di ingresso. Automi a stati finiti. Automi a stati finiti con output: modello di Mealy e modello di Moore. Equivalenza tra stati di un automa. Equivalenza tra automi. Trasformazione da automa di Mealy ad automa di Moore e viceversa.<br>

<b><font color="#008000">Lezione 25 novembre 2013</font></b><br>
Esempi di realizzazione di automi. Procedura di minimizzazione di automi: tabella delle implicazioni (tabella triangolare).<br>

<b><font color="#008000">Esercitazione 28 novembre 2013</font></b>
Esercizi sul passaggio da specifica verbale ad automa e viceversa. Esercizi sulla trasformazione da automa di Mealy ad automa di Moore e viceversa.

<b><font color="#008000">Lezione 28 novembre  2013</font></b><br>
Procedura di minimizzazione di automi: grafo delle equivalenze.
Descrizione della procedura per la sintesi di reti sequenziali: diagramma di stato della macchina sequenziale, diagramma di stato della rete sequenziale (automa), tabella degli stati futuri, schema circuitale della rete sequenziale. Tabelle inverse dei FF. 

<b><font color="#008000">Lezione 2 dicembre 2013</font></b><br>
Procedura di sintesi per un riconoscitore di sequenze con sovrapposizioni, con diversi tipi di FF e diversa assegnazione dei nomi agli stati dell'automa. Realizzazione di un riconoscitore con il metodo dello stato successivo: automa e rete sequenziale.

<b><font color="#008000">Lezione 5 dicembre 2013</font></b>
Realizzazione della cella addizionatrice come circuito sequenziale. Considerazioni sull'addizionatore a propagazione di riporto per somma e sottrazione nella rappresentazione in complemento a 2.

<b><font color="#008000">Esercitazione 5 dicembre 2013</font></b>
Esercizi su minimizzazione di automi e sintesi di circuiti sequenziali.

<b><font color="#008000">Lezione 9 dicembre 2013</font></b>
Sintesi del contatore di impulsi di clock mod4 e mod 8. Diagramma temporale del contatore mod 8. Contatori mod 2**n. 
Contatore alla rovescia mod 2**n. Contatori bidirezionali. Contatore di impulsi provenienti da una linea x. Ingressi asincroni (PRE)SET e CLEAR per FF con clock.  Contatori preselezionabili (o prefissabili). Contatori modulo k con k diverso da 2**n usando gli ingressi asincroni CLEAR dei Flip-Flop.<br>

<b><font color="#008000">Lezione 12 dicembre 2013</font></b><br>
Registri universali: tutte le combinazioni di caricamento e scaricamento parallelo e sequenziale, scorrimento a sinistra, rotazione a destra e a sinistra. 

<b><font color="#008000">Esercitazione 12 dicembre 2013</font></b>
Ancora esercizi sulla sintesi di circuiti sequenziali.

<b><font color="#008000">Lezione 16 dicembre 2013</font></b><br>
Interconnessione tra registri. Le quattro modalità di connessione:  sorgente prefissata - destinazione prefissata (con porte AND e buffer tristate); sorgente variabile - destinazione prefissata (Multiplexer); sorgente prefissata - destinazione variabile (decodificatore); sorgente variabile - destinazione variabile  mesh (caso di registri sorgente e destinazione distinti e caso registri sorgente e destinazione coincidenti); bus.<br>

<b><font color="#008000">Lezione 19 dicembre  2013</font></b>
Progetto di un'unità aritmetico logica molto semplice. 
Esercizi su analisi e sintesi di circuiti sequenziali e interconnessione tra registri.<br>

<b><font color="#008000">Lezione 10 gennaio 2014</font></b>
Esercizi di ripasso.<br>

<b><font color="#008000">Lezione 13 gennaio 2014</font></b><br>
Esercizi di ripasso.<br>



-- Users.AnnalisaMassini - 18 Sep 2014
This topic: Architetture1/EO > LezioniAA13-14
Topic revision: r1 - 2014-09-18 - AnnalisaMassini